JPH0478092A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0478092A JPH0478092A JP2186308A JP18630890A JPH0478092A JP H0478092 A JPH0478092 A JP H0478092A JP 2186308 A JP2186308 A JP 2186308A JP 18630890 A JP18630890 A JP 18630890A JP H0478092 A JPH0478092 A JP H0478092A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置の特にＤＲＡＭのシリアルア
クセスモードに関するものである。
クセスモードに関するものである。
第３図は従来のシリアルアクセスモードを有するＤＲＡ
Ｍのブロック図である。
Ｍのブロック図である。
図において、Ｖｃｃは電源電圧、Ｖｓｓは接地レベル、
Ａ、〜Ａ９は内部のメモリセルを選択するためのアドレ
ス入力信号、Ｄ Ｑ ＋〜Ｄ Ｑ ａはデータ人出力信
号、ＲＡＳ、ＣＡＳ、Ｗ、ＯＥの４侶号は動作モードを
決定するための入カイ３号、（１）はＲＡＳ、ＣＡＳの
制御信号により動作モードを決定するクロックジェネレ
ータ回路、（２）はアドレス入力信号を内部に取り込む
アドレスバッファ、（３）はワード線を選択するロウデ
コーダ、（４）はヒツト線を選択するコラムデコーダ、
（５）は選択されたメモリセルの情報を増幅するセンス
アンプ、（６）はメモリセルへの読み出し及び書き込み
を制御するＩ１０コントロール、（７）はデータ人力を
内部に取り込むデータインバッファ、（８）は読み出さ
れたデータを出力するデータアウトバッファ、（１１）
はメモリセル群である。
Ａ、〜Ａ９は内部のメモリセルを選択するためのアドレ
ス入力信号、Ｄ Ｑ ＋〜Ｄ Ｑ ａはデータ人出力信
号、ＲＡＳ、ＣＡＳ、Ｗ、ＯＥの４侶号は動作モードを
決定するための入カイ３号、（１）はＲＡＳ、ＣＡＳの
制御信号により動作モードを決定するクロックジェネレ
ータ回路、（２）はアドレス入力信号を内部に取り込む
アドレスバッファ、（３）はワード線を選択するロウデ
コーダ、（４）はヒツト線を選択するコラムデコーダ、
（５）は選択されたメモリセルの情報を増幅するセンス
アンプ、（６）はメモリセルへの読み出し及び書き込み
を制御するＩ１０コントロール、（７）はデータ人力を
内部に取り込むデータインバッファ、（８）は読み出さ
れたデータを出力するデータアウトバッファ、（１１）
はメモリセル群である。
次に動作について説明する。従来のＤＲＡＭにてシリア
ルアクセスモートを用いた場合、信号ＲＡＳか“Ｈ”か
ら“Ｌ”に変化した時ＲＯＷアドレスをアドレスバッフ
ァ（２）に取り込み１つのロウデコーダ（３）を選択し
、ワード線を立ち上げ、メモリセル（１１）の情報をビ
ット線に伝える。
ルアクセスモートを用いた場合、信号ＲＡＳか“Ｈ”か
ら“Ｌ”に変化した時ＲＯＷアドレスをアドレスバッフ
ァ（２）に取り込み１つのロウデコーダ（３）を選択し
、ワード線を立ち上げ、メモリセル（１１）の情報をビ
ット線に伝える。
次に信号ＣＡＳを“Ｈ”から“Ｌ”に変化させ、最初の
ＣＯＬアドレスをアドレスバッファ（２）にとり込み、
選択されたコラムアドレスのコラムデコーダ（４）を選
択し、センスアンプ（５）により増幅されたメモリセル
情報を外部へ読み出す。次に信号ＲＡＳは“Ｌ”のまま
信号ＣＡＳを“Ｌ”→“Ｈ”→“Ｌ ”とすると、コラ
ムアドレスが１つ進み、次のコラムアドレスか選択され
る。以降信号ＣＡＳを制御することにより、外部よりア
ドレスを人力すること無く次のアドレスがアクセスされ
、読み出しくあるいは書込み）動作を行う。
ＣＯＬアドレスをアドレスバッファ（２）にとり込み、
選択されたコラムアドレスのコラムデコーダ（４）を選
択し、センスアンプ（５）により増幅されたメモリセル
情報を外部へ読み出す。次に信号ＲＡＳは“Ｌ”のまま
信号ＣＡＳを“Ｌ”→“Ｈ”→“Ｌ ”とすると、コラ
ムアドレスが１つ進み、次のコラムアドレスか選択され
る。以降信号ＣＡＳを制御することにより、外部よりア
ドレスを人力すること無く次のアドレスがアクセスされ
、読み出しくあるいは書込み）動作を行う。
このようにあるロウアドレスを選択し、最初のコラムア
ドレスを選択したら、以降アドレスを人力することなく
次のアドレスを内部で進めて行って選択して行くモード
をシリアルアクセスモートと呼んている。
ドレスを選択したら、以降アドレスを人力することなく
次のアドレスを内部で進めて行って選択して行くモード
をシリアルアクセスモートと呼んている。
第４図は第３図の回路のシリアルアクセスのＲｅａｄ時
の出力の状態を示すタイミング波形図で、図に示すよう
に、ＲＡＳ、ＣＡＳをＬｏｗに下げる時に取り込んたロ
ウアドレス、コラムアドレスで選択されるメモリセルの
データであるデータ１かます出力される。次のＣＡＳの
サイクルでコラムアドレスか１つ進んで、次のコラムア
ドレスのデータであるデータ２か、次のＣＡＳのサイク
ルてデータ３という風に圧力され、最初に指定されたロ
ウアドレス上のコラムのデータをシリアルに出力する。
の出力の状態を示すタイミング波形図で、図に示すよう
に、ＲＡＳ、ＣＡＳをＬｏｗに下げる時に取り込んたロ
ウアドレス、コラムアドレスで選択されるメモリセルの
データであるデータ１かます出力される。次のＣＡＳの
サイクルでコラムアドレスか１つ進んで、次のコラムア
ドレスのデータであるデータ２か、次のＣＡＳのサイク
ルてデータ３という風に圧力され、最初に指定されたロ
ウアドレス上のコラムのデータをシリアルに出力する。
従来の半導体記憶装置のシリアルアクセスモートは以上
のように構成されていたので、複数のロウアドレスにま
たかりシリアルアクセスを行う場合、一度次のロウアド
レスを選択するために、シリアルアクセスモートを抜は
ロウアドレスを外部より人力する必要があり、内部で自
動発生していたコラムアドレスを外部で管理する手間か
必要であるという問題点かあった。
のように構成されていたので、複数のロウアドレスにま
たかりシリアルアクセスを行う場合、一度次のロウアド
レスを選択するために、シリアルアクセスモートを抜は
ロウアドレスを外部より人力する必要があり、内部で自
動発生していたコラムアドレスを外部で管理する手間か
必要であるという問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、１度ロウアドレスとコラムアドレスを指定す
れば、連続的にシリアルアクセスができる半導体記憶装
置を得ることを目的とする。
たもので、１度ロウアドレスとコラムアドレスを指定す
れば、連続的にシリアルアクセスができる半導体記憶装
置を得ることを目的とする。
（課題を解決するための手段〕
この発明に係るＤＲＡＭのシリアル・アクセス・モード
は、選択ワード線を複数に分割し、シリアル・アクセス
が終了したワード線グループは次のロウアドレスを選択
するように構成したので、ロウアドレス方向にも連続し
てシリアルアクセスが可能となるようにしたものである
。
は、選択ワード線を複数に分割し、シリアル・アクセス
が終了したワード線グループは次のロウアドレスを選択
するように構成したので、ロウアドレス方向にも連続し
てシリアルアクセスが可能となるようにしたものである
。
又、ＤＲＡＭに必要なリフレッシュ動作は内部で自動的
に行われるよう構成することにより、外部よりリフレッ
シュを考慮する必要なく永久的にシリアルアクセスか可
能となる。
に行われるよう構成することにより、外部よりリフレッ
シュを考慮する必要なく永久的にシリアルアクセスか可
能となる。
この発明におけるシリアルアクセスモードは、内部で発
生したコラムアドレスにより、ワード線を変更する機能
を有し、コラムアドレスがアクセス終了したグループの
ワード線を次のアドレスに変更することにより、連続的
にシリアルアクセスが可能となる。
生したコラムアドレスにより、ワード線を変更する機能
を有し、コラムアドレスがアクセス終了したグループの
ワード線を次のアドレスに変更することにより、連続的
にシリアルアクセスが可能となる。
（実施例）
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例であるシリアルアクセスモ
ートを有するＤＲＡＭのブロック図て、説明を容易にす
るためセンスアンプ（５）、Ｉ１０コントロール（６）
およびメモリセル群（１１）を２分割にした場合を示す
。
ートを有するＤＲＡＭのブロック図て、説明を容易にす
るためセンスアンプ（５）、Ｉ１０コントロール（６）
およびメモリセル群（１１）を２分割にした場合を示す
。
図において、Ｖｃｃは電源電圧、Ｖｓｓは接地レベル、
Ａｏ−Ａ９は内部のメモリセルを選択するためのアドレ
ス入力信号、Ｄ Ｑ ｒ〜ＤＱ４はデータ入出力信号、
ＲＡＳ、ＣＡＳ、Ｗ、ＯＥの４信号は動作モートを決定
するための入力信号、（１）はＲＡＳ、ＣＡＳの制御信
号により動作モードを決定するクロックジェネレータ回
路、（２）はアドレス入力信号を内部に取り込むアドレ
スバッファ、（３）はワード線を選択するロウデコーダ
、（４）はビット線を選択するコラムデコーダ、（５）
は選択されたメモリセルの情報を増幅するセンスアンプ
、（６）はメモリセルへの読み出し及び書き込みを制御
するＩ１０コントロール、（７）はデータ人力を内部に
取り込むチータインバッファ、（８）は読み出されたデ
ータを出力するデータアウトバッファ、（９）は内部で
発生されたコラムアドレスを受けてロウアドレスをイン
クリメントする内部ロウアドレス制御回路、（１０）は
シリアルアクセスモート時、自動的にリフレッシュ動作
を行うためのオートリフレッシュ制御回路、（冊）はメ
モリセル群である。
Ａｏ−Ａ９は内部のメモリセルを選択するためのアドレ
ス入力信号、Ｄ Ｑ ｒ〜ＤＱ４はデータ入出力信号、
ＲＡＳ、ＣＡＳ、Ｗ、ＯＥの４信号は動作モートを決定
するための入力信号、（１）はＲＡＳ、ＣＡＳの制御信
号により動作モードを決定するクロックジェネレータ回
路、（２）はアドレス入力信号を内部に取り込むアドレ
スバッファ、（３）はワード線を選択するロウデコーダ
、（４）はビット線を選択するコラムデコーダ、（５）
は選択されたメモリセルの情報を増幅するセンスアンプ
、（６）はメモリセルへの読み出し及び書き込みを制御
するＩ１０コントロール、（７）はデータ人力を内部に
取り込むチータインバッファ、（８）は読み出されたデ
ータを出力するデータアウトバッファ、（９）は内部で
発生されたコラムアドレスを受けてロウアドレスをイン
クリメントする内部ロウアドレス制御回路、（１０）は
シリアルアクセスモート時、自動的にリフレッシュ動作
を行うためのオートリフレッシュ制御回路、（冊）はメ
モリセル群である。
第２図は第１図の回路のシリアルアクセスのＲｅａｄ時
出力状態を示すタイミンク波形図である。
出力状態を示すタイミンク波形図である。
なお、上記実施例ではワード線を２分割してロウアドレ
ス制御を行った場合を示したが、３分割以上に分割して
も同様の効果を奏する。
ス制御を行った場合を示したが、３分割以上に分割して
も同様の効果を奏する。
又、」二記実施例ては、クロックジェネレータ回路（１
）により内部発生したコラムアドレスによりシリアルア
クセスを行う場合について説明したか、シルアルアクセ
スメモリを有し、１度にシリアルアクセスメモリにメモ
リセルの内容をブロック転送し、シリアルアクセスメモ
リよりシｉノアルにデータをやり取りするような方式の
シリアル・アクセス・モートの場合に置いて、メモリセ
ル群（＋１）のワード線を複数に分割し、ロウアドレス
制御を行い、シリアルアクセスメモリとデータのやり取
りを行うようなりＲＡＭのシリアルアクセスモートも同
様の効果を奏する。
）により内部発生したコラムアドレスによりシリアルア
クセスを行う場合について説明したか、シルアルアクセ
スメモリを有し、１度にシリアルアクセスメモリにメモ
リセルの内容をブロック転送し、シリアルアクセスメモ
リよりシｉノアルにデータをやり取りするような方式の
シリアル・アクセス・モートの場合に置いて、メモリセ
ル群（＋１）のワード線を複数に分割し、ロウアドレス
制御を行い、シリアルアクセスメモリとデータのやり取
りを行うようなりＲＡＭのシリアルアクセスモートも同
様の効果を奏する。
（発明の効果〕
以上のようにこの発明によれば、ＤＲＡＭのシリアルア
クセスモートは、連続的にシリアルアクセスを行うこと
を可能にできるという効果かある。
クセスモートは、連続的にシリアルアクセスを行うこと
を可能にできるという効果かある。
第１図はこの発明の一実施例によるＤＲＡＭのブロック
図、第２図は第１図の回路のシリアルアクセスＲｅａｄ
時のタイミング波形図、第３図は従来のＤＲＡＭのブロ
ック図、第４図は第３図の回路のシリアルアクセスＲｅ
ａｄ時のタイミンク波形図である。 図において、（１）はクロックジェネレータ回路、（２
）はアドレスバッファ、（３）はロウデコーダ、（４）
はコラムテコーダ、（５）はセンスアンプ、（６）はＩ
１０コントロール、（７）はデータインバッファ、（８
）はデータアウトバッファ、（９）は内部ロウアドレス
制御回路、（１０）はオートリフレッシュ制御回路、（
１１）はメモリセル群を示す。 なお、図中、同一符号は同一、または相当部分をボす。 第１図
図、第２図は第１図の回路のシリアルアクセスＲｅａｄ
時のタイミング波形図、第３図は従来のＤＲＡＭのブロ
ック図、第４図は第３図の回路のシリアルアクセスＲｅ
ａｄ時のタイミンク波形図である。 図において、（１）はクロックジェネレータ回路、（２
）はアドレスバッファ、（３）はロウデコーダ、（４）
はコラムテコーダ、（５）はセンスアンプ、（６）はＩ
１０コントロール、（７）はデータインバッファ、（８
）はデータアウトバッファ、（９）は内部ロウアドレス
制御回路、（１０）はオートリフレッシュ制御回路、（
１１）はメモリセル群を示す。 なお、図中、同一符号は同一、または相当部分をボす。 第１図
Claims (1)
- アドレスをシリアルにアクセスする機能を有する半導
体記憶装置において、一度ＲＯＷアドレスを設定すると
、リフレッシュもＲＯＷアドレスの設定もすることなく
連続的に次のアドレスをアクセスすることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186308A JPH0478092A (ja) | 1990-07-11 | 1990-07-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186308A JPH0478092A (ja) | 1990-07-11 | 1990-07-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0478092A true JPH0478092A (ja) | 1992-03-12 |
Family
ID=16186057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186308A Pending JPH0478092A (ja) | 1990-07-11 | 1990-07-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0478092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005004164A1 (ja) * | 2003-06-30 | 2005-01-13 | Fujitsu Limited | 半導体記憶装置 |
-
1990
- 1990-07-11 JP JP2186308A patent/JPH0478092A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005004164A1 (ja) * | 2003-06-30 | 2005-01-13 | Fujitsu Limited | 半導体記憶装置 |
| JPWO2005004164A1 (ja) * | 2003-06-30 | 2006-08-17 | 富士通株式会社 | 半導体記憶装置 |
| US7102960B2 (en) | 2003-06-30 | 2006-09-05 | Fujitsu Limited | Semiconductor memory device |
| US7570541B2 (en) | 2003-06-30 | 2009-08-04 | Fujitsu Microelectronics Limited | Semiconductor memory device |
| JP4511462B2 (ja) * | 2003-06-30 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US7848176B2 (en) | 2003-06-30 | 2010-12-07 | Fujitsu Semiconductor Limited | Semiconductor memory device |
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