JPH0478164A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0478164A JPH0478164A JP2192240A JP19224090A JPH0478164A JP H0478164 A JPH0478164 A JP H0478164A JP 2192240 A JP2192240 A JP 2192240A JP 19224090 A JP19224090 A JP 19224090A JP H0478164 A JPH0478164 A JP H0478164A
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- Japan
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- channel
- film
- gate electrode
- polycrystalline
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、ゲート電極を共有
して複数のＦＥＴが立体的に配置される半導体装置に適
用して好適なものである。
して複数のＦＥＴが立体的に配置される半導体装置に適
用して好適なものである。
本発明は、半導体装置において、ソース領域とドレイン
領域とを結ぶ線を軸とする柱状の半導体によりチャネル
領域が形成され、柱状の半導体の外周に複数のゲート電
極が柱状の半導体の周方向に形成され、複数のゲートｔ
ｉのうちの少なくとも一つのゲート電極のチャネル長方
向の長さが他のゲート電極のチャネル長方向の長さと異
なる。
領域とを結ぶ線を軸とする柱状の半導体によりチャネル
領域が形成され、柱状の半導体の外周に複数のゲート電
極が柱状の半導体の周方向に形成され、複数のゲートｔ
ｉのうちの少なくとも一つのゲート電極のチャネル長方
向の長さが他のゲート電極のチャネル長方向の長さと異
なる。
これによって、ゲート電極を共有して複数のＦＥＴを積
層する場合にＦＥＴ配置の自由度を大きくすることがで
きる。
層する場合にＦＥＴ配置の自由度を大きくすることがで
きる。
近年、完全ＣＭＯ３型スタテスタティックのメモリセル
の負荷トランジスタとしては、多結晶シリコン（Ｓｉ
）薄膜を用いたｐチャネルの薄膜トランジスタ（ＴＰＴ
）が用いられている。この負荷トランジスタとしてのｐ
チャネルＴＰＴは通常、Ｓｉ基板に形成されたｎチャネ
ルＭＯ３ＦＥＴから成るドライバトランジスタ上に積層
される。このような場合に、負荷トランジスタとしての
上層のｐチャネルＴＰＴのゲート電極をドライバトラン
ジスタとしての下層のｎチャネルＭＯ３ＦＥＴのゲート
電極で兼用し、ドライバトランジスタとじての下層のｎ
チャネルＭＯ３ＦＥＴと負荷トランジスタとしての上層
のｐチャネルＴＰＴとでゲートｔｉｔｉｋを共有した構
造とする技術がある。
の負荷トランジスタとしては、多結晶シリコン（Ｓｉ
）薄膜を用いたｐチャネルの薄膜トランジスタ（ＴＰＴ
）が用いられている。この負荷トランジスタとしてのｐ
チャネルＴＰＴは通常、Ｓｉ基板に形成されたｎチャネ
ルＭＯ３ＦＥＴから成るドライバトランジスタ上に積層
される。このような場合に、負荷トランジスタとしての
上層のｐチャネルＴＰＴのゲート電極をドライバトラン
ジスタとしての下層のｎチャネルＭＯ３ＦＥＴのゲート
電極で兼用し、ドライバトランジスタとじての下層のｎ
チャネルＭＯ３ＦＥＴと負荷トランジスタとしての上層
のｐチャネルＴＰＴとでゲートｔｉｔｉｋを共有した構
造とする技術がある。
ところで、負荷トランジスタとしてｐチャ名ルＴＰＴを
用いた完全ＣＭＯ５型スタテスタティックにおいては、
負荷トランジスタとしてのｐチャネルＴＰＴのオフ時の
ソース・ドレイン間リーク電流の低減を図ることが重要
である。この対策の一つに、負荷トランジスタとしての
ｐチャネルＴＰＴのチャネル長を大きくする方法がある
。
用いた完全ＣＭＯ５型スタテスタティックにおいては、
負荷トランジスタとしてのｐチャネルＴＰＴのオフ時の
ソース・ドレイン間リーク電流の低減を図ることが重要
である。この対策の一つに、負荷トランジスタとしての
ｐチャネルＴＰＴのチャネル長を大きくする方法がある
。
このために、従来は負荷トランジスタとしてのｐチャネ
ルＴＰＴとドライバトランジスタとしてのｎチャネルＭ
Ｏ３ＦＥＴとをそれらのチャネル長方向が互いに平行に
なるように配置していたところを、負荷トランジスタと
してのＰチャネルＴＰＴをそのチャネル長方向がドライ
バトランジスタとしてのｎチャネルＭＯ３ＦＥＴのチャ
ネル幅方向に平行になるように配置することにより、負
荷トランジスタとしてのｐチャスルＴＰＴのチャネル長
を大きくする方法がある。
ルＴＰＴとドライバトランジスタとしてのｎチャネルＭ
Ｏ３ＦＥＴとをそれらのチャネル長方向が互いに平行に
なるように配置していたところを、負荷トランジスタと
してのＰチャネルＴＰＴをそのチャネル長方向がドライ
バトランジスタとしてのｎチャネルＭＯ３ＦＥＴのチャ
ネル幅方向に平行になるように配置することにより、負
荷トランジスタとしてのｐチャスルＴＰＴのチャネル長
を大きくする方法がある。
上述のように負荷トランジスタとしてのｐチャネルＴＰ
Ｔをそのチャネル長方向がドライバトランジスタとして
のｎチャネルＭＯ５ＦＥＴのチャネル幅方向に平行にな
るように配置してこのｐチャ２ＪＩ／ＴＦＴのチャネル
長を大きくすることにより、このｐチャネルＴＰＴのオ
フ時のソース・ドレイン間リーク電流の低減を図ること
はできるが、この場合にはドライバトランジスタとして
のｎチャネルＭＯ３ＦＥＴと負荷トランジスタとしての
このｐチャネルＴＰＴとの配置の自由度が小さくなって
しまうという問題がある。
Ｔをそのチャネル長方向がドライバトランジスタとして
のｎチャネルＭＯ５ＦＥＴのチャネル幅方向に平行にな
るように配置してこのｐチャ２ＪＩ／ＴＦＴのチャネル
長を大きくすることにより、このｐチャネルＴＰＴのオ
フ時のソース・ドレイン間リーク電流の低減を図ること
はできるが、この場合にはドライバトランジスタとして
のｎチャネルＭＯ３ＦＥＴと負荷トランジスタとしての
このｐチャネルＴＰＴとの配置の自由度が小さくなって
しまうという問題がある。
従って本発明の目的は、ゲート電極を共有して複数のＦ
ＥＴを積層する場合にＦＥＴ配置の自由度を大きくする
ことができる半導体装置を提供することにある。
ＥＴを積層する場合にＦＥＴ配置の自由度を大きくする
ことができる半導体装置を提供することにある。
上記目的を達成するために、本発明は、半導体装置にお
いて、ソース領域（８）とドレイン領域（９）とを結ぶ
線を軸とする柱状の半導体（７）によりチャネル領域が
形成され、柱状の半導体（７）の外周に複数のゲート電
極ＣＧ、、Ｇ、）が柱状の半導体（７）の周方向に形成
され、複数のゲート電極（Ｇ＋ 、Ｇｚ ）のうちの少
なくとも一つのゲート電極のチャネル長方向の長さが他
のゲート電極のチャネル長方向の長さと異なる。
いて、ソース領域（８）とドレイン領域（９）とを結ぶ
線を軸とする柱状の半導体（７）によりチャネル領域が
形成され、柱状の半導体（７）の外周に複数のゲート電
極ＣＧ、、Ｇ、）が柱状の半導体（７）の周方向に形成
され、複数のゲート電極（Ｇ＋ 、Ｇｚ ）のうちの少
なくとも一つのゲート電極のチャネル長方向の長さが他
のゲート電極のチャネル長方向の長さと異なる。
上述のように構成された本発明の半導体装置によれば、
ゲート電極を共有して複数のＦＥＴを積層する場合に、
例えば上層のＦＥＴのソース・ドレイン間リーク電流な
どの所望の電気的特性を保持したまま、必要に応じて下
層のＦＥＴと上層のＦＥＴとを配置することができるよ
うになる。これによって、ゲート電極を共有して複数の
ＦＥＴを積層する場合にＦＥＴ配置の自由度を大きくす
ることかできる。
ゲート電極を共有して複数のＦＥＴを積層する場合に、
例えば上層のＦＥＴのソース・ドレイン間リーク電流な
どの所望の電気的特性を保持したまま、必要に応じて下
層のＦＥＴと上層のＦＥＴとを配置することができるよ
うになる。これによって、ゲート電極を共有して複数の
ＦＥＴを積層する場合にＦＥＴ配置の自由度を大きくす
ることかできる。
〔実施例］
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の第１実施例によるＭＯ５ＬＳ■を示す
断面図である。
断面図である。
第１図に示すように、この第１実施例においては、例え
ばｐ型Ｓｉ基板のような半導体基板ｌの表面に５ｉＯｚ
Ｍのようなフィールド絶縁膜２が選択的に形成され、
これによって素子間分離が行われている。このフィール
ド絶縁！１２で囲まれた活性領域の表面には、５ｉｆｔ
膜のようなゲート絶縁膜３が形成されている。、Ｇ、は
下部ゲート電極を示す。この下部ゲート電極Ｇ、は、例
えば不純物がドープされた多結晶Ｓｉ膜により形成され
る。一方、半導体基板ｌ中には、この下部ゲート電極Ｇ
、に対して自己整合的に例えばｎ゛型のソース領域４及
びドレイン領域５が形成されている。そして、これらの
下部ゲート電極Ｇ１、ソース領域４及びドレイン領域５
により、ｎチャネルＭＯ３ＦＥＴＱ１が形成されている
。
ばｐ型Ｓｉ基板のような半導体基板ｌの表面に５ｉＯｚ
Ｍのようなフィールド絶縁膜２が選択的に形成され、
これによって素子間分離が行われている。このフィール
ド絶縁！１２で囲まれた活性領域の表面には、５ｉｆｔ
膜のようなゲート絶縁膜３が形成されている。、Ｇ、は
下部ゲート電極を示す。この下部ゲート電極Ｇ、は、例
えば不純物がドープされた多結晶Ｓｉ膜により形成され
る。一方、半導体基板ｌ中には、この下部ゲート電極Ｇ
、に対して自己整合的に例えばｎ゛型のソース領域４及
びドレイン領域５が形成されている。そして、これらの
下部ゲート電極Ｇ１、ソース領域４及びドレイン領域５
により、ｎチャネルＭＯ３ＦＥＴＱ１が形成されている
。
符号６はＳｉＯ□膜のようなゲート絶縁膜を示す。
また、符号７は多結晶ｓｉ＃を示す。この多結晶Ｓｉ！
ＩｌＴ中には、例えばｐ°型のソース領域８及びドレイ
ン領域９が形成されている。この多結晶Ｓｉ膜膜上上は
、Ｓｉｎ、膜のようなゲート絶縁膜１ｏを介して上部ゲ
ート電極Ｇ２が形成されている。この上部ゲート電極Ｇ
２は、例えば不純物がドープされた多結晶Ｓｉ膜により
形成される。また、この上部ゲート電極Ｇ２は、下部ゲ
ート電極いと電気的に接続されている。この上部ゲート
電極Ｇ２、下部ゲート電極Ｇ４、ソース領域８及びドレ
イン領域９により、上下二重ゲート電極構造のｐチャネ
ルＴＦＴＱ、が形成されている。符号１１はパンシヘー
ション膜（オーバーコート膜）ヲ示ス。
ＩｌＴ中には、例えばｐ°型のソース領域８及びドレイ
ン領域９が形成されている。この多結晶Ｓｉ膜膜上上は
、Ｓｉｎ、膜のようなゲート絶縁膜１ｏを介して上部ゲ
ート電極Ｇ２が形成されている。この上部ゲート電極Ｇ
２は、例えば不純物がドープされた多結晶Ｓｉ膜により
形成される。また、この上部ゲート電極Ｇ２は、下部ゲ
ート電極いと電気的に接続されている。この上部ゲート
電極Ｇ２、下部ゲート電極Ｇ４、ソース領域８及びドレ
イン領域９により、上下二重ゲート電極構造のｐチャネ
ルＴＦＴＱ、が形成されている。符号１１はパンシヘー
ション膜（オーバーコート膜）ヲ示ス。
この第１実施例においては、下部ゲート’Ｗ ＄ｉｔ
Ｇ Ｉを共有して、ｎチャぶルＭＯ３ＦＥＴＱ、上にｐ
チャネルずＦＴＱ、が積層されている。ここで、これら
のｐチャネルＴＦＴＱ２及びｎチャネルＭＯ３ＦＥＴＱ
、のチャネル長方向は互いに平行である。また、この場
合、ｐチャネルＴＦＴＱｚのチャネル長方向の上部ゲー
ト電極Ｇ２の長さは、このｐチャネルＴＦＴＱ２のオフ
時のソース・ドレイン間リーク電流が低減されるように
、ｎチャネルＭＯ３ＦＥＴＱ、のゲート電極Ｇ１の長さ
よりも十分に大きくなっている。
Ｇ Ｉを共有して、ｎチャぶルＭＯ３ＦＥＴＱ、上にｐ
チャネルずＦＴＱ、が積層されている。ここで、これら
のｐチャネルＴＦＴＱ２及びｎチャネルＭＯ３ＦＥＴＱ
、のチャネル長方向は互いに平行である。また、この場
合、ｐチャネルＴＦＴＱｚのチャネル長方向の上部ゲー
ト電極Ｇ２の長さは、このｐチャネルＴＦＴＱ２のオフ
時のソース・ドレイン間リーク電流が低減されるように
、ｎチャネルＭＯ３ＦＥＴＱ、のゲート電極Ｇ１の長さ
よりも十分に大きくなっている。
第２図は本発明の第２実施例によるＭ ＯＳ Ｌ Ｓｌ
を示す断面図である。ここで、第２図はｎチャネルＭＯ
３ＦＥＴＱ、のチャネル幅方向に平行な断面を示す。な
お、第２図において、第１図と同一の部分には同一の符
号を付す。
を示す断面図である。ここで、第２図はｎチャネルＭＯ
３ＦＥＴＱ、のチャネル幅方向に平行な断面を示す。な
お、第２図において、第１図と同一の部分には同一の符
号を付す。
第２図に示すように、この第２実施例においては、ｐチ
ャネルＴＦＴＱ、のチャネル長方向は、下層のｎチャネ
ルＭＯ３ＦＥＴＱ、のチャネル長方向と直交している。
ャネルＴＦＴＱ、のチャネル長方向は、下層のｎチャネ
ルＭＯ３ＦＥＴＱ、のチャネル長方向と直交している。
換言すれば、ｐチャふルＴＦＴＱ、のチャネル長方向は
、ｎチャネルＭＯ３ＦＥＴＱ、のチャネル幅方向と平行
である。この場合、ｐチャネルＴＦＴＱ２とｎチャネル
ＭＯ３ＦＥＴＱ、とで共有される下部ゲート電極Ｇ、の
ｐチャネルＴＦＴＱ、のチャネル長方向の長さは十分に
大きく、ｐチャネルＴ Ｆ Ｔ Ｑ ｚのチャネル長方
向の上部ゲート電極Ｇ２の長さはこの下部ゲート電極Ｇ
、のｐチャネルＴ Ｆ Ｔ Ｑ ２のチャネル長方向の
長さよりも小さくなっている。
、ｎチャネルＭＯ３ＦＥＴＱ、のチャネル幅方向と平行
である。この場合、ｐチャネルＴＦＴＱ２とｎチャネル
ＭＯ３ＦＥＴＱ、とで共有される下部ゲート電極Ｇ、の
ｐチャネルＴＦＴＱ、のチャネル長方向の長さは十分に
大きく、ｐチャネルＴ Ｆ Ｔ Ｑ ｚのチャネル長方
向の上部ゲート電極Ｇ２の長さはこの下部ゲート電極Ｇ
、のｐチャネルＴ Ｆ Ｔ Ｑ ２のチャネル長方向の
長さよりも小さくなっている。
この第２実施例によれば、上述のようにｐチャネルＴＦ
ＴＱｚのチャネル長方向の下部ゲート電極Ｇ１の長さが
十分に大きいため、このｐチャネルＴＦＴＱ、のチャネ
ル長方向の上部ゲート電極Ｇ２の長さを小さ（しても、
このｐチャネルＴＦＴＱ、のオフ時のソース・ドレイン
間リーク電流の低減を回ることができる。また、この場
合、ｐチャネルＴ Ｆ Ｔ Ｑ ｚのチャネル長方向の
上部ゲート電極Ｇ２の長さの選択の自由度が大きくなる
。
ＴＱｚのチャネル長方向の下部ゲート電極Ｇ１の長さが
十分に大きいため、このｐチャネルＴＦＴＱ、のチャネ
ル長方向の上部ゲート電極Ｇ２の長さを小さ（しても、
このｐチャネルＴＦＴＱ、のオフ時のソース・ドレイン
間リーク電流の低減を回ることができる。また、この場
合、ｐチャネルＴ Ｆ Ｔ Ｑ ｚのチャネル長方向の
上部ゲート電極Ｇ２の長さの選択の自由度が大きくなる
。
第３図は本発明の第３実施例によるＣＭＯＳインバータ
の平面図、第４図は第３図のＩＶ−ＩＶ線に沿っての断
面図である。また、第５図はＣＭＯＳインバータの等価
回路を示す、なお、第３図及び第４図において、第１図
と同一の部分には同一の符号を付す。
の平面図、第４図は第３図のＩＶ−ＩＶ線に沿っての断
面図である。また、第５図はＣＭＯＳインバータの等価
回路を示す、なお、第３図及び第４図において、第１図
と同一の部分には同一の符号を付す。
第３図及び第４図に示すように、この第３実施例におい
ては、第１実施例及び第２実施例と同様に、下部ゲート
電極Ｇｌ、半導体基板Ｉ中に形成されたソース領域４及
びドレイン領域５によりｎチャネルＭＯ３ＦＥＴＱ、が
形成され、上部ゲート電極Ｇ２、下部ゲート電極ＧＩ、
多結晶Ｓｉ膜膜中中形成されたソース領域８及びドレイ
ン領域９によりｐチャネルＴＦＴＱ、が形成されている
。
ては、第１実施例及び第２実施例と同様に、下部ゲート
電極Ｇｌ、半導体基板Ｉ中に形成されたソース領域４及
びドレイン領域５によりｎチャネルＭＯ３ＦＥＴＱ、が
形成され、上部ゲート電極Ｇ２、下部ゲート電極ＧＩ、
多結晶Ｓｉ膜膜中中形成されたソース領域８及びドレイ
ン領域９によりｐチャネルＴＦＴＱ、が形成されている
。
そして、これらのｎチャネルＭＯ３ＦＥＴＱ、及びｐチ
ャネルＴＦＴＱｔにより、ＣＭＯＳインバータが形成さ
れている（第５図参照）。
ャネルＴＦＴＱｔにより、ＣＭＯＳインバータが形成さ
れている（第５図参照）。
この第３実施例においては、第１実施例と同様に、Ｐチ
ャネルＴＦＴＱ、及びｎチャネルＭＯ３ＦＥＴＱ、のチ
ャネル長方向は互いに平行であり、またｐチャネルＴＦ
ＴＱ、のチャネル長方向の上部ゲート電極Ｇ２の長さは
ｎチャネルＭＯ３ＦＥＴ Ｑ Ｉ のゲート電極Ｇ１の
長さよりも十分に大きくなっている。
ャネルＴＦＴＱ、及びｎチャネルＭＯ３ＦＥＴＱ、のチ
ャネル長方向は互いに平行であり、またｐチャネルＴＦ
ＴＱ、のチャネル長方向の上部ゲート電極Ｇ２の長さは
ｎチャネルＭＯ３ＦＥＴ Ｑ Ｉ のゲート電極Ｇ１の
長さよりも十分に大きくなっている。
また、Ｃ１は入力電圧Ｖ ｉ、供給用の配線（図示せず
）を下部ゲート電極Ｇ１にコンタクトさせるだめのコン
タクトホール、Ｃ２は上部ゲート電極Ｇ２を下部ゲート
電極Ｇ１にコンタクトさせるためのコンタクトホール、
Ｃ３は接地電源電圧Ｖ ｓｓ供給用の配線（図示せず）
をｎチャネルＭＯ３ＦＥＴＱ、のソース領域４にコンタ
クトさせるためのコンタクトホール、Ｃ４は電源電圧Ｖ
４１供給用の配線（図示せず）をｐチャネルＴＦＴＱ２
のソース領域８にコンタクトさせるためのコンタクトホ
ール、Ｃ３はｐチャネルＴ Ｆ Ｔ Ｑ ｚのドレイン
ｓＪｌ￥ｉ９をｎチャネルＭＯ５ＦＥＴＱ、のドレイン
領域５に接続するためのコンタクトホールを示す。
）を下部ゲート電極Ｇ１にコンタクトさせるだめのコン
タクトホール、Ｃ２は上部ゲート電極Ｇ２を下部ゲート
電極Ｇ１にコンタクトさせるためのコンタクトホール、
Ｃ３は接地電源電圧Ｖ ｓｓ供給用の配線（図示せず）
をｎチャネルＭＯ３ＦＥＴＱ、のソース領域４にコンタ
クトさせるためのコンタクトホール、Ｃ４は電源電圧Ｖ
４１供給用の配線（図示せず）をｐチャネルＴＦＴＱ２
のソース領域８にコンタクトさせるためのコンタクトホ
ール、Ｃ３はｐチャネルＴ Ｆ Ｔ Ｑ ｚのドレイン
ｓＪｌ￥ｉ９をｎチャネルＭＯ５ＦＥＴＱ、のドレイン
領域５に接続するためのコンタクトホールを示す。
互いに接続されたこれらのｐチャネルＴＦＴＱ２のドレ
イン領域９及びｎチャネルＭＯ５ＦＥＴＱ。
イン領域９及びｎチャネルＭＯ５ＦＥＴＱ。
のドレイン領域５から出力電圧Ｖ ｏｕｔが取り出され
る。
る。
この第３実施例によれば、下部ゲートを掻Ｇｌを共有し
てｎチャネルＭＯ３ＦＥＴＱ、上にｐチャネルＴＦＴＱ
、を積層しているので、ＣＭＯＳインバータの面積を小
さくすることができ、これによってＣＭＯＳインバータ
の高集積密度化を図ることができる。また、ｐチャネル
ＴＦＴＱ２のチャネル長方向の上部ゲート電極Ｇ２の長
さが十分に大きいため、このＰチャネルＴＦＴＱ、のオ
フ時のソース・ドレイン間リーク電流の低減を図ること
ができる。
てｎチャネルＭＯ３ＦＥＴＱ、上にｐチャネルＴＦＴＱ
、を積層しているので、ＣＭＯＳインバータの面積を小
さくすることができ、これによってＣＭＯＳインバータ
の高集積密度化を図ることができる。また、ｐチャネル
ＴＦＴＱ２のチャネル長方向の上部ゲート電極Ｇ２の長
さが十分に大きいため、このＰチャネルＴＦＴＱ、のオ
フ時のソース・ドレイン間リーク電流の低減を図ること
ができる。
上述の第１実施例、第２実施例及び第３実施例による方
法は、例えば、メモリセルの負荷トランジスタとしてＰ
チャネルＴＰＴを用いる完全ＣＭＯ５型スタテスタティ
ックに適用して好適なものである。
法は、例えば、メモリセルの負荷トランジスタとしてＰ
チャネルＴＰＴを用いる完全ＣＭＯ５型スタテスタティ
ックに適用して好適なものである。
ところで、近年のＭＯ３ＬＳＩにおいては、ゲート電極
材料として、不純物がドープされた多結晶Ｓｉ膜上に高
融点金属シリサイド膜を重ねた構造のポリサイド膜が用
いられることが多くなってきている。このようなポリサ
イド膜によりゲート電極が形成された従来のＭＯ３ＬＳ
Ｉの一例を第８図に示す。第８図において、符号１０１
は例えばｐ型Ｓｉ基板、１０２はフィールド絶縁膜、１
０３はゲート絶縁膜を示す。Ｇ′はポリサイド膜から成
るゲート電極を示す。ここで、符号１０４が例えばリン
ＣＰ）のような不純物がドープされた多結晶Ｓｉ膜、１
０５が例えばタングステンシリサイド（Ｗ Ｓ ｉつ）
ＩＩのような高融点金属シリサイド膜を示す。
材料として、不純物がドープされた多結晶Ｓｉ膜上に高
融点金属シリサイド膜を重ねた構造のポリサイド膜が用
いられることが多くなってきている。このようなポリサ
イド膜によりゲート電極が形成された従来のＭＯ３ＬＳ
Ｉの一例を第８図に示す。第８図において、符号１０１
は例えばｐ型Ｓｉ基板、１０２はフィールド絶縁膜、１
０３はゲート絶縁膜を示す。Ｇ′はポリサイド膜から成
るゲート電極を示す。ここで、符号１０４が例えばリン
ＣＰ）のような不純物がドープされた多結晶Ｓｉ膜、１
０５が例えばタングステンシリサイド（Ｗ Ｓ ｉつ）
ＩＩのような高融点金属シリサイド膜を示す。
このようにゲート電極Ｇ゛を不純物がドープされた多結
晶Ｓｉ膜１０４とその上に形成された高融点金属シリサ
イド膜１０５とから成るポリサイド構造とするのは、こ
のゲート電極Ｇ゛を素子間配線としても用いることを前
提としているからである。すなわち、ゲート絶縁膜１０
３に接する部分のゲート電極Ｇ′を不純物がドープされ
た多結晶Ｓｉ膜１０４により形成することによって、こ
のゲート電極Ｇ′の仕事関数は不純物がドープされた多
結晶ＳｉＭｉ層によりゲート電極を形成した場合と同等
となり、従ってＭＯＳＦＥＴのしきい値電圧の制御を不
純物がドープされた多結晶５ｔｉｌｌ単層によりゲート
電極を形成した場合と同様に行うことができる。さらに
、ゲート電極Ｇ′の下部を多結晶Ｓｉ膜１０４により形
成することによって、この多結晶Ｓｉ膜１０４上に形成
された高融点金属シリサイド［１０５中の金属がゲート
絶縁膜１０３中に拡散してこのゲート絶縁＃１０３の膜
質の劣化が生しるのを防止することもできる。一方、ゲ
ート電極Ｃ′を素子間配線としても用いる場合、配線を
伝播する電気信号の遅延を少なくするためには配線抵抗
を小さくすることが望ましいことがら、不純物がドープ
された多結晶Ｓｉ膜１０４よりも比抵抗が１／１０〜ｌ
／１００程度小さい高融点金属シリサイド膜１０５をこ
の多結晶Ｓｉ膜１゜４上に重ねているのである。
晶Ｓｉ膜１０４とその上に形成された高融点金属シリサ
イド膜１０５とから成るポリサイド構造とするのは、こ
のゲート電極Ｇ゛を素子間配線としても用いることを前
提としているからである。すなわち、ゲート絶縁膜１０
３に接する部分のゲート電極Ｇ′を不純物がドープされ
た多結晶Ｓｉ膜１０４により形成することによって、こ
のゲート電極Ｇ′の仕事関数は不純物がドープされた多
結晶ＳｉＭｉ層によりゲート電極を形成した場合と同等
となり、従ってＭＯＳＦＥＴのしきい値電圧の制御を不
純物がドープされた多結晶５ｔｉｌｌ単層によりゲート
電極を形成した場合と同様に行うことができる。さらに
、ゲート電極Ｇ′の下部を多結晶Ｓｉ膜１０４により形
成することによって、この多結晶Ｓｉ膜１０４上に形成
された高融点金属シリサイド［１０５中の金属がゲート
絶縁膜１０３中に拡散してこのゲート絶縁＃１０３の膜
質の劣化が生しるのを防止することもできる。一方、ゲ
ート電極Ｃ′を素子間配線としても用いる場合、配線を
伝播する電気信号の遅延を少なくするためには配線抵抗
を小さくすることが望ましいことがら、不純物がドープ
された多結晶Ｓｉ膜１０４よりも比抵抗が１／１０〜ｌ
／１００程度小さい高融点金属シリサイド膜１０５をこ
の多結晶Ｓｉ膜１゜４上に重ねているのである。
しかし、例えば上述の第１実施例、第２実施例及び第３
実施例において、下層のｎチャネルＭＯ３ＦＥＴＱ、と
上層のｐチャネルＴＦＴＱ、とで共有される下部ゲート
電極Ｇ１を従来のポリサイド膜により形成しようとする
と、ｐチャネルＴＦＴＱ、のゲート絶縁Ｗ＃６に接する
部分の下部ゲート電極Ｇ１は高融点金属シリサイド膜と
なるため、このｐチャネルＴＦＴＱｚのしきい値電圧は
、下部ゲート電極Ｇ１を不純物がドープされた多結晶Ｓ
ｉ膜膜層層より形成した場合に比べて大きく異なってし
まう。そこで、次にこのような問題を解決することがで
きる配線構造について説明する。
実施例において、下層のｎチャネルＭＯ３ＦＥＴＱ、と
上層のｐチャネルＴＦＴＱ、とで共有される下部ゲート
電極Ｇ１を従来のポリサイド膜により形成しようとする
と、ｐチャネルＴＦＴＱ、のゲート絶縁Ｗ＃６に接する
部分の下部ゲート電極Ｇ１は高融点金属シリサイド膜と
なるため、このｐチャネルＴＦＴＱｚのしきい値電圧は
、下部ゲート電極Ｇ１を不純物がドープされた多結晶Ｓ
ｉ膜膜層層より形成した場合に比べて大きく異なってし
まう。そこで、次にこのような問題を解決することがで
きる配線構造について説明する。
第６図はこのような配線構造の例を示す。第６図におい
て、符号２１は絶縁膜を示す。この絶縁膜２１上に、例
えば不純物がドープされたｎ゛型またはｐ゛型の多結晶
Ｓｉ膜２２、例えば高融点金属シリサイド膜２３及び例
えば不純物がドープされたｎ゛型またはｐ゛型の多結晶
Ｓｉ膜２４から成る配線が形成されている。ここで、高
融点金属シリサイド膜２３としては、例えばＷ Ｓ ｉ
、膜やチタンシリサイド（ＴｉＳｔｘ ）膜などを用い
ることができる。
て、符号２１は絶縁膜を示す。この絶縁膜２１上に、例
えば不純物がドープされたｎ゛型またはｐ゛型の多結晶
Ｓｉ膜２２、例えば高融点金属シリサイド膜２３及び例
えば不純物がドープされたｎ゛型またはｐ゛型の多結晶
Ｓｉ膜２４から成る配線が形成されている。ここで、高
融点金属シリサイド膜２３としては、例えばＷ Ｓ ｉ
、膜やチタンシリサイド（ＴｉＳｔｘ ）膜などを用い
ることができる。
なお、配線抵抗を低くするためには上述のように不純物
がドープされた多結晶Ｓｉ膜２２．２４を用いることが
好ましいが、用途によっては不純物がドープされていな
い多結晶Ｓｉ膜を用いることも可能である。また、高融
点金属シリサイド膜２３の代わりに例えばＷ膜やＴｉ膜
などの高融点金属膜を用いることも可能である。さらに
、多結晶Ｓｉ膜２２．２４と高融点金属シリサイド膜２
３との境界領域で膜厚方向に組成が徐々に変化するよう
な構造とすることも可能である。
がドープされた多結晶Ｓｉ膜２２．２４を用いることが
好ましいが、用途によっては不純物がドープされていな
い多結晶Ｓｉ膜を用いることも可能である。また、高融
点金属シリサイド膜２３の代わりに例えばＷ膜やＴｉ膜
などの高融点金属膜を用いることも可能である。さらに
、多結晶Ｓｉ膜２２．２４と高融点金属シリサイド膜２
３との境界領域で膜厚方向に組成が徐々に変化するよう
な構造とすることも可能である。
第７図は第６図に示す配線をＭＯ３ＬＳＩのゲート電極
に応用した例を示す。
に応用した例を示す。
第７図において、符号３１は例えばＰ型Ｓｉ基板のよう
な半導体基板、３２はフィールド絶縁膜、３３はゲート
絶縁膜を示す。Ｇはゲート電極を示す。このゲート電極
Ｇは、例えばＰのような不純物がドープされたｎ゛型の
多結晶Ｓｉ膜２２、例えばＷ Ｓ ｉ、膜のような高融
点金属シリサイド膜２３及び例えばＰのような不純物が
ドープされたｎ゛型の多結晶Ｓｉ膜２４から成る構造の
ゲート電極を示す。符号３４．３５はそれぞれ例えばｎ
°型のソース領域及びドレイン領域を示す。これらのゲ
ート電極Ｇ、ソース領域３４及びドレイン領域３５によ
り、ｎチャネルＭＯＳＦＥＴＱ、が形成されている。こ
の場合、ゲート電極Ｇの側壁には例えば５ｉＯｚから成
るサイドウオールスペーサ３６が形成されており、この
サイドウオールスペーサ３６の下方の部分のソース領域
３４及びドレイン領域３５にそれぞれ例えばｎ−型の低
不純物濃度部３４ａ、３５ａが形成されている。従って
、このｎチャふルＭＯ３ＦＥＴＱ、は、低不純物濃度部
３５ａによりドレイン領域３５の近傍の電界を緩和した
、いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有している。
な半導体基板、３２はフィールド絶縁膜、３３はゲート
絶縁膜を示す。Ｇはゲート電極を示す。このゲート電極
Ｇは、例えばＰのような不純物がドープされたｎ゛型の
多結晶Ｓｉ膜２２、例えばＷ Ｓ ｉ、膜のような高融
点金属シリサイド膜２３及び例えばＰのような不純物が
ドープされたｎ゛型の多結晶Ｓｉ膜２４から成る構造の
ゲート電極を示す。符号３４．３５はそれぞれ例えばｎ
°型のソース領域及びドレイン領域を示す。これらのゲ
ート電極Ｇ、ソース領域３４及びドレイン領域３５によ
り、ｎチャネルＭＯＳＦＥＴＱ、が形成されている。こ
の場合、ゲート電極Ｇの側壁には例えば５ｉＯｚから成
るサイドウオールスペーサ３６が形成されており、この
サイドウオールスペーサ３６の下方の部分のソース領域
３４及びドレイン領域３５にそれぞれ例えばｎ−型の低
不純物濃度部３４ａ、３５ａが形成されている。従って
、このｎチャふルＭＯ３ＦＥＴＱ、は、低不純物濃度部
３５ａによりドレイン領域３５の近傍の電界を緩和した
、いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有している。
符号３７はゲート絶縁膜、３８は多結晶Ｓｉ膜、３９．
４０はそれぞれ例えばｐ°型のソース領域及びドレイン
領域を示す。そして、ゲート電極Ｇ、ソース領域３９及
びドレイン領域４０により、ＰチャネルＴＦＴＱ２が形
成されている。
４０はそれぞれ例えばｐ°型のソース領域及びドレイン
領域を示す。そして、ゲート電極Ｇ、ソース領域３９及
びドレイン領域４０により、ＰチャネルＴＦＴＱ２が形
成されている。
この例においては、ゲート電極Ｇは、ｎチャネルＭＯＳ
ＦＥＴＱ、とｐチャネルＴ Ｆ Ｔ Ｑ ２とで共有さ
れている。
ＦＥＴＱ、とｐチャネルＴ Ｆ Ｔ Ｑ ２とで共有さ
れている。
この例によれば、ｎチャネルＭＯＳＦＥＴＱ。
のゲート絶縁膜３３に接する部分のゲート電極Ｇはｎ°
型の多結晶５ｉｌ１２２であり、ＰチャネルＴＦ Ｔ
Ｑ ！のゲート絶縁膜３７に接する部分のゲート電極Ｇ
もｎ′″型の多結晶Ｓｉ膜２４である。このため、これ
らのｎチャネルＭＯＳＦＥＴＱ、及びｐチャネルＴＦＴ
Ｑ、のしきい値電圧の制御は、ゲート電極Ｇを多結晶Ｓ
ｉ膜膜層層より形成した場合と同様に行うことができる
。また、これらの多結晶Ｓｉ膜２２．２４により、高融
点金属シリサイド膜２３中の金属がゲート絶縁８３３．
３７中に拡散してこれらのゲート絶縁膜３３．３７の膜
質の劣化が生じるのを防止することができる。しかも、
このゲート電極Ｇは、比抵抗が十分に小さい高融点金属
シリサイド膜２３により十分に低抵抗化することができ
る。さらに、ゲート電極Ｇの上部が多結晶Ｓｉ膜２４に
より形成されていることから、例えばこの多結晶Ｓｉ膜
２４を熱酸化することによりゲート絶縁膜３７を形成す
ることが可能となる。
型の多結晶５ｉｌ１２２であり、ＰチャネルＴＦ Ｔ
Ｑ ！のゲート絶縁膜３７に接する部分のゲート電極Ｇ
もｎ′″型の多結晶Ｓｉ膜２４である。このため、これ
らのｎチャネルＭＯＳＦＥＴＱ、及びｐチャネルＴＦＴ
Ｑ、のしきい値電圧の制御は、ゲート電極Ｇを多結晶Ｓ
ｉ膜膜層層より形成した場合と同様に行うことができる
。また、これらの多結晶Ｓｉ膜２２．２４により、高融
点金属シリサイド膜２３中の金属がゲート絶縁８３３．
３７中に拡散してこれらのゲート絶縁膜３３．３７の膜
質の劣化が生じるのを防止することができる。しかも、
このゲート電極Ｇは、比抵抗が十分に小さい高融点金属
シリサイド膜２３により十分に低抵抗化することができ
る。さらに、ゲート電極Ｇの上部が多結晶Ｓｉ膜２４に
より形成されていることから、例えばこの多結晶Ｓｉ膜
２４を熱酸化することによりゲート絶縁膜３７を形成す
ることが可能となる。
また、次のような利点もある。すなわち、従来は、例え
ばポリサイド膜によりゲート電極などを形成する場合に
は、例えばソース領域及びドレイン領域の不純物を電気
的に活性化するためのアニール時に高融点金属シリサイ
ド膜が下地の多結晶Ｓｉ膜からはがれるのを防止するた
めに、高融点金属シリサイド膜上を例えば５ｉＯｚ膜の
ような保護膜で覆う必要があった。しかし、この例によ
れば、高融点金属ノリサイド膜２３上に形成された多結
晶Ｓ１膜２４が従来の保護膜と同様な働きをするので、
保護膜を形成する必要がなくなり、従ってその分だけ製
造工程の簡略化を図ることができる。
ばポリサイド膜によりゲート電極などを形成する場合に
は、例えばソース領域及びドレイン領域の不純物を電気
的に活性化するためのアニール時に高融点金属シリサイ
ド膜が下地の多結晶Ｓｉ膜からはがれるのを防止するた
めに、高融点金属シリサイド膜上を例えば５ｉＯｚ膜の
ような保護膜で覆う必要があった。しかし、この例によ
れば、高融点金属ノリサイド膜２３上に形成された多結
晶Ｓ１膜２４が従来の保護膜と同様な働きをするので、
保護膜を形成する必要がなくなり、従ってその分だけ製
造工程の簡略化を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、本発明は、ＭＯＳ Ｆ ＥＴやＴＰＴばかりで
なく、例えばＭＥ Ｓ Ｆ ＥＴに適用することも可能
である。
なく、例えばＭＥ Ｓ Ｆ ＥＴに適用することも可能
である。
［発明の効果］
以上説明したように、本発明によれば、複数のゲート電
極のうちの少なくとも一つのゲート電極のチャネル長方
向の長さが他のゲート電極のチャネル長方向の長さと異
なるので、ゲート電極を共有してＦＥＴを積層する場合
にＦＥＴ配置の自由度を大きくすることができる。
極のうちの少なくとも一つのゲート電極のチャネル長方
向の長さが他のゲート電極のチャネル長方向の長さと異
なるので、ゲート電極を共有してＦＥＴを積層する場合
にＦＥＴ配置の自由度を大きくすることができる。
第１図は本発明の第１実施例によるＭ ＯＳ Ｌ ＳＩ
の断面図、第２図は本発明の第２実施例によるＭＯ３Ｌ
ＳＩの断面図、第３図は本発明の第３実施例によるＣＭ
ＯＳインバータの平面図、第４図は第３図のＩＶ−ＩＶ
線に沿っての断面図、第５図はＣＭＯＳインバータの等
価回路を示す回路図、第６図はゲート電極を共有してＦ
ＥＴを積層する場合に通用して好適な配線構造の例を説
明するための断面図、第７図は第６図に示す配線構造を
用いたＭＯ３ＬＳＩの断面図、第８図はゲート電極をポ
リサイド膜により形成した従来のＭＯ３ＬＳＩの例を示
す断面図である。 図面における主要な符号の説明 ■二手導体基板、 ２：フィールド絶縁膜、３．６．ｉ
ｏ：ゲート絶縁膜、 ４，８：ソース領域、 ５．９
ニドレイン領域、 ７：多結晶Ｓｉ膜、 Ｇ１ ：下
部ゲート電極、 Ｇ２ ：上部ゲート電極、 Ｑ、：ｎ
チ＋２ルＭＯ３ＦＥＴ、Ｑｚ：ｐチャネルＴＰＴ。
の断面図、第２図は本発明の第２実施例によるＭＯ３Ｌ
ＳＩの断面図、第３図は本発明の第３実施例によるＣＭ
ＯＳインバータの平面図、第４図は第３図のＩＶ−ＩＶ
線に沿っての断面図、第５図はＣＭＯＳインバータの等
価回路を示す回路図、第６図はゲート電極を共有してＦ
ＥＴを積層する場合に通用して好適な配線構造の例を説
明するための断面図、第７図は第６図に示す配線構造を
用いたＭＯ３ＬＳＩの断面図、第８図はゲート電極をポ
リサイド膜により形成した従来のＭＯ３ＬＳＩの例を示
す断面図である。 図面における主要な符号の説明 ■二手導体基板、 ２：フィールド絶縁膜、３．６．ｉ
ｏ：ゲート絶縁膜、 ４，８：ソース領域、 ５．９
ニドレイン領域、 ７：多結晶Ｓｉ膜、 Ｇ１ ：下
部ゲート電極、 Ｇ２ ：上部ゲート電極、 Ｑ、：ｎ
チ＋２ルＭＯ３ＦＥＴ、Ｑｚ：ｐチャネルＴＰＴ。
Claims (1)
- 【特許請求の範囲】 ソース領域とドレイン領域とを結ぶ線を軸とする柱状
の半導体によりチャネル領域が形成され、上記柱状の半
導体の外周に複数のゲート電極が上記柱状の半導体の周
方向に形成され、 上記複数のゲート電極のうちの少なくとも一つのゲート
電極のチャネル長方向の長さが他のゲート電極のチャネ
ル長方向の長さと異なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192240A JPH0478164A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192240A JPH0478164A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0478164A true JPH0478164A (ja) | 1992-03-12 |
Family
ID=16287990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2192240A Pending JPH0478164A (ja) | 1990-07-20 | 1990-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0478164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818089A (en) * | 1994-10-31 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2020191452A (ja) * | 2014-03-07 | 2020-11-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-07-20 JP JP2192240A patent/JPH0478164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818089A (en) * | 1994-10-31 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2020191452A (ja) * | 2014-03-07 | 2020-11-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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