JPH0478219A - デューティサイクル補正方法およびその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は論理集積回路に関し、特にデユーティサイクル
の補正方法およびその回路に関するものである。

（従来の技術） 従来、この種の装置は特開昭５６−７９５２４号公報に
開示されるものがあり、第２図は、そのｌ実施例である
。

第２図の回路について説明する。

入来クロックパルスａをうける１／２分周器と、前記１
／２分周器の出力を受け、かつ入来クロックパルスに対
して半周期ずれる遅延線と、上記２つの回路出力の排他
的論理和をとる回路より構成される。

第２図のデユーティサイクル変換器の動作原理を第３図
のタイムチャートを用いて説明する。

まず、成るデユーティサイクルを有する入来クロックパ
ルスａを１／２分周器で分周することによって周波数が
１／２、デユーティサイクル５０％のクロックパルスｂ
を作成する。

このクロックパルスｂを入来クロックパルスの周期に対
して半周期ずらしたクロ・７クパルスＣと、クロックパ
ルスｂの排他的論理和をとることにより、周波数が入来
クロックパルスａと同じでかつ、デユーティサイクル５
０％のクロックパルスｄを作成するものである。

（発明が解決しようとする課題） 従来、上記回路の遅延線は第４図に示すような複数のゲ
ート回路を用いて実現していた。上記方法において、上
記回路の遅延線は所定の遅延時間を想定しているため（
固定的となり）、下記に示す不都合があった。

（１）ＬＳＩの製造プロセス中のばらつきにより遅延線
の特性が変化し、その結果、適切なデユーティサイクル
の波形を形成できない。

（２）所定の入来クロックパルス周波数以外の入力を許
さない。

本発明は、以上述べたように、 遅延素子特性変化や、所定の入来クロックパルス周波数
以外の入力によって、適正なデユーティサイクルの波形
を作成できないこと、 の問題点を除去し、 遅延素子特性変化や、所定の入来クロックパルス周波数
以外の入力によっても、デユーティサイクルを補正する
ことに優れ、適切なデユーティサイクルの波形を作成で
きうるデユーティサイクル補正方法と回路を提供するこ
とを目的とする。

（課題を解決するための手段） この発明はデユーティサイクル補正回路として、入来ク
ロックパルス（入力波）から反射波を生成する反射波生
成回路（疑似反射波生成回路ンと、前記入力波と前記反
射波によりデユーティサイクルを検出し制御信号を出力
するデユーティサイクル検出回路と、前記制御信号によ
り前記入力波のデユーティサイクルを調整するデユーテ
ィサイクル調整回路を設け、 反射波を生成し、入力波と反射波の論理合成により入力
波のデユーティサイクルを検出し、入力波のデユーティ
サイクルを調整する手段を特徴とするものである。

（作　用） 本発明は前述のように、デユーティサイクル補正回路と
して反射波生成手段と反射波を用いたデユーティサイク
ル検出手段とを設けたので、遅延素子特性変化や、所定
の入来クロックパルス周波数以外の入力によっても、デ
ユーティサイクルを補正することができ、適当なデユー
ティサイクルの波形を作成できる。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図に、本発明の実施例のブロック図を示す。

この実施例は、入来クロックパルスのデユーティサイク
ルを５０％に変換し、出力する回路である。

回路は、 入来クロックパルス（ＣＫ）　ａを入力し、反射波（Ｃ
Ｋ）　ｂを出力する反射波生成回路１０と、前記入来ク
ロックパルスａと前記反射波すとを入力とし、制御信号
Ｃ（ＡＮＤ出力Ｃ，ＯＲ出力Ｃｚ）を出力するデユーテ
ィサイクル検出回路２０と、前記入来クロックパルスａ
と前記制御信号Ｃとを入力とし、デユーティサイクル５
０％のクロックパルス（ＣＫＯ）　ｄを出力するデユー
ティサイクル調整回路３０、 から構成される。

本実施例の特徴は、入来クロックパルス（入力波）　Ｃ
Ｋの反射波ＣＫを用いて、入力波のデユーティサイクル
を補正することにある。

そこで、まず、反射波ＣＫを用いたデユーティサイクル
補正の原理を説明する。

第５図（ａｌ　（ｂ）　ｆｃ）に、デユーティサイクル
５０％検出原理のタイムチャートを示す。

（８１入来クロツクパルスＣＫのデユーティサイクルが
５０％のとき入来クロックパルスＣＫと反射波ＣＫのＡ
ＮＤ論理ＣＫ　−ＣＫおよびＯＲ論理出力ＣＫ　十ＣＫ
は、それぞれ“Ｌ“、“Ｈ“と固定され、パルスは発生
しない。なおＣＫは入来クロックパルスＣＫをインバー
タを通した論理反転クロックパルスである。

ｆｂ）入来クロックパルスＣＫのデユーティサイクルが
５０％より小さいとき 入来クロックパルス（Ｊと反射波ＣＫのＡ　Ｎ　Ｄ　３
６理出力ＣＫ　−ＣＫは、“Ｌ“に固定されるが、ＯＲ
論理出力ＣＫ＋ＣＫには、パルスが発生する。

（Ｃ１入来クロツクパルスＣＫのデユーティサイクルが
５０％より大きいとき 入来クロックパルスＧＫと反射波ＣＫのＡＮＤ論理出力
ＣＫ　−ＣＫに、パルスが発生し、ＯＲ論理出力ＣＫ＋
ＣＫは、“Ｈ“に固定される。

このように、入来クロックパルスＣＫと反射波ＣＫのＡ
ＮＤ論理およびＯＲ論理により、デユーティサイクルの
状態を上記圧つに分類することができる。

よって、入来クロックパルスのデユーティサイクルが５
０％より小さいときは、ＯＲ論理出力のパルスを用いて
デユーティサイクルを大きくするように調整し、入来ク
ロックパルスのデユーティサイクルが５０％より大きい
ときは、ＡＮＤ論理出力のパルスを用いてデユーティサ
イクルを小さくするように調整する。

次に、第６図（ａ）に、以上の原理にもとすく第１図に
おけるデユーティサイクル検出回路２０とデユーティサ
イクル調整回路３０の実施例を示す。

デユーティサイクル検出回路２０は、２人力のＡ　Ｎ　
Ｄ　ｇｉｉｉｉ理ゲート２１およびＯＲゲート２２によ
り構成され、デユーティサイクル調整回路３０は、第１
および第２のカウンタ３１，３２と、第１および第２の
可変遅延回路３３．３４と、制御回路３５とにより構成
されている。

入来クロックパルスａのデユーティサイクルが５０％よ
り大きいときは、前記入来クロックパルスａと反射波す
を入力とする前記ＡＮＤゲート２１出力の信号線ｃ１に
パルスが発生する。前記第１０カウンタ３１は、前記信
号線ｃ１に発生したパルスをカウントし、制′ａ線ｅに
出力する。前期筒１の遅延回路３３は、前記制御線ｅに
よって前記入来クロックパルスａの立ち上がり時間を遅
らせる手段によってデユーティサイクルを小さくして信
号ｇを出力する。その動作の様子を第６図（ｂ）に示す
。

同様に、 入来クロックパルスａのデユーティサイクルが５０％よ
り小さいときは、前記入来クロックパルスａと反射波す
を入力とする前記ＯＲゲート２２出力の信号’ＭＡｃ２
にパルスが発生する。前記第２のカウンタ３２は、前記
信号線ｃ２に発生したパルスをカウントし、制御ｉｆを
出力する。前期筒２の遅延回路３４は、前記制御線ｆに
よって前記第１の遅延回路３３の出力信号ｇの立ち下が
り時間を遅らせる手段によってデユーティサイクルを大
きくして信号ｄを出力する。その動作の様子を第６図（
ｅ）に示す。

前記制御回路３５は、適切なデユーティサイクルが得ら
れると、前記カウンタ３１がカウントしないように制御
信号ｃｃを出力し、デユーティサイクルを一定に保持さ
せる働きをする。

次に、第１図における反射波生成回路１０について説明
する。

本実施例の反射波生成回路は、入来クロックパルス（入
射波）の遅延によって疑似の反射波を生成することを特
徴とする。

第７図に、反射波およびその生成原理を示す。

ここでは反射波を、入来クロックパルスに対し時間的進
行方向が、逆になるパルス、すなわち、全反射パルスと
定義する。

特に、第７図に示すように、入来クロックパルスが一定
の周期方形パルスである場合、反射波は、クロックサイ
クル内で時間的進行方向が逆になるパルスと言え、入来
クロックパルスを時間ｔだけ遅らせたパルスと波形が等
しくなる。よって、入来クロックパルスを時間ｔだけ遅
らせたパルスを、反射波として扱うことができる。

第８図に、前記反射波生成回路１０の実施例を示す。

第８図（ａｌはブロック図、第８図（ｂｌは回路図であ
る。

前記反射波生成回路１０は、第１および第２の遅延生成
回路４１，４２、遅延検出波生成回路４３、遅延量決定
回路４４より構成されている。

前記遅延検出波生成回路４３は、インバータ１１、第１
および第２の１７２分周器１２．１３、第１および第２
の２人力ＡＮＤゲート１４．１５！二より構成され、 前記遅延量決定回路４４は、第３の２人力ＡＮＤゲート
１６およびカウンタ１７より構成され、また、前記第１
および第２の遅延生成回路４１４２は、数種の遅延素子
と、セレクタにより構成され、入力信号に対する遅延信
号を制御信号により選択的に出力するよう構成されてい
る。

前記反射波生成回路１０の出力である反射波すは、 入来クロックパルスａを人力とする前記第１の遅延生成
回路４１において、制御信号ｎによって遅延出力するこ
とで得られる。

また、前記制御信号ｎは、 前記第２の遅延生成回路４２の制御信号としても接続さ
れ、 入来クロックパルスａの前記インバータ１１の出力であ
る信号りと前記第１の１／２分周器１２の出力である信
号ｉとを入力とする第１の前記ＡＮＤゲート１４の出力
である信号にと、前記出力りの前記第２の１／２分周器
１３の出力である信号ｊとの前記第２のＡＮＤゲート１
５の出力である信号１を前記第２の遅延生成回路４２に
入力し、その出力である信号１ｄと前記信号ｉとの前記
第３のＡＮＤゲート１６の出力である信号ｍをカウント
クロックとする前記カウンタ１７ によって生成される。

この動作を、第８図（Ｃ）のタイムチャートを用いて説
明する。

前記信号１は、前記入来クロックパルスａのクロックサ
イクルの２回に１回の割合で生成される。

はじめの第１クロツクサイクルでは、前記信号１のパル
スは、前記第２の遅延生成回路４２で、無遅延のまま前
記信号１ｄのパルスとなり出力される。よって、前記第
３のＡＮＤゲート１６の出力である信号ｍにもパルスが
発生し、前記カウンタ１７でカウントされる。すなわち
、前記カウンタ１７に、アップカウンタを用いれば、そ
の出力である信号ｎは、データが“０“から“１“へ変
化する。

よって、第２および第３クロツクサイクルでは、前記前
記第１および第２の遅延生成回路４１．４２において、
各入力に対し遅延時間ｔ１が与えられることになる。

同様に、第３クロツクサイクルでは、前記信号ｍにｔ１
時間だけ立ち上がりの遅れたパルスが発生し、前記カウ
ンタ１７でカウントされ、その出力である信号ｎは、デ
ータが“１“から“２“へ変化し、第４クロツクサイク
ル以降では、前記前記第１および第２の遅延生成回路４
１．４２において、各入力に対し遅延時間ｔ２が与えら
れることになる。

第５クロ、クサイクルでは、前記信号１ｄにｔ２時間だ
け立ち上がりの遅れたパルスが発生するために、前記信
号ｍには、パルスは発生しない。

よって、前記信号ｎは無変化となり、本回路の出力しに
反射波が生成されたことになる。

（発明の効果） 本発明は以上述べたような回路構成即ち、反射波生成手
段と反射波を用いたデユーティサイクル検出手段とによ
り、 遅延素子特性変化や、所定の入来クロックパルス周波数
以外の入力によっても、デユーティサイクルを補正する
ことに優れ、適当なデユーティサイクルの波形を作成で
きる利点と、 本構成のデユティサイクル補正回路を、従属に接続する
ことで、より精度の高いデユーティサイクル補正回路を
構成できる利点とを有する。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は、従来
の回路図、第３図は、第２図の動作を説明するタイムチ
ャート、第４図は、第１図に示される半周期遅延線の回
路図、第５図は本実施例のデユーティサイクル５０％検
出タイムチャート、第６図は本実施例のデユーティサイ
クル検出回路および調整回路図とタイムチャート、第７
図は反射波生成説明図、第８図は本実施例の反射波生成
回路図とタイムチ中−ト、である。 １０・・・反射波生成回路、１１・・・インハーク、１
２１３・・・１／２分周器、１４．１５．１６・・・２
人力ＡＮＤゲート、１７・・・カウンタ、２０・・・デ
ユーティサイクル検出回路、２１・・・２人力ＡＮＤゲ
ート、２２・・・２人力ＯＲゲート、３０・・・デユー
ティサイクル調整回路、３１．３２・・・カウンタ、３
３．３４・・・可変遅延回路、４．１．４２・・・遅延
選択回路、ａ・・・入来クロックパルス、ｂ・・・反射
波、Ｃ・・・デユーティサイクル調整回路入力制御信号
線、ｄ・・・デユーティサイクル調整回路出力線、ｎ・
・・遅延選択回路制御信号。 特許出願人　　沖電気工業株式会社 第１図 一？」ａ道延線内　田路辺 第４図

Claims (3)

【特許請求の範囲】
1. （１）入来クロックパルスのデューティサイクルを補正
   するデューティサイクル補正方式において、入来クロッ
   クパルスとその反射パルスのＡＮＤ論理およびＯＲ論理
   により前記入来クロックパルスのデューティサイクルの
   状態を検出する手段と、前記検出状態により前記入来ク
   ロックパルスの立ち上がりおよび立ち下がりを遅延させ
   る手段により、 前記入来クロックパルスのデューティサイクルを補正す
   ることを特徴とするデューティサイクル補正方法。
2. （２）入来クロックパルスのデューティサイクルを補正
   するデューティサイクル補正回路として、入来クロック
   パルスからとその反射パルスを生成する反射波生成回路
   と、 前記入来クロックパルスと前記反射パルスのＡＮＤ論理
   およびＯＲ論理により前記入来クロックパルスのデュー
   ティサイクルの状態を検出し、制御信号を出力するデュ
   ーティサイクル検出回路と、前記制御信号により前記入
   来クロックパルスの立ち上がりおよび立ち下がりを遅延
   させるデューティサイクル調整回路とを備えたことを特
   徴とするデューティサイクル補正回路。
3. （３）制御信号によって遅延量を調節し、入力信号に対
   する遅延信号を出力信号とする第１遅延生成回路と、 前記入力信号を入力とし、第１、第２の検出信号を生成
   出力する遅延検出波生成回路と、前記遅延検出波生成回
   路の第１の出力信号を入力とし、前記制御信号によって
   遅延量を調節し遅延信号を出力する第２の遅延生成回路
   と、 前記遅延検出波生成回路の第２の出力と前記第２の遅延
   生成回路の出力を入力とし、前記制御信号を生成出力す
   る遅延量決定回路ととを含み、前記遅延検出波生成回路
   、前記第２の遅延生成回路および前記遅延量決定回路に
   よって遅延量が決められ、前記遅延量が前記制御信号と
   して反映された前記第１の遅延生成回路の出力を入力信
   号の反射波として出力することを特徴とする反射波生成
   回路。