JPH04150612A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04150612A JPH04150612A JP2277003A JP27700390A JPH04150612A JP H04150612 A JPH04150612 A JP H04150612A JP 2277003 A JP2277003 A JP 2277003A JP 27700390 A JP27700390 A JP 27700390A JP H04150612 A JPH04150612 A JP H04150612A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reference signal
- delay
- time
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体集積回路に関し、特に外部から与えら
れる基準信号に同期して動作する半導体集積回路に関す
る。
れる基準信号に同期して動作する半導体集積回路に関す
る。
［従来の技術］
第５図は、外部から与えられる基準信号に同期して動作
する従来の半導体集積回路の一例を示すブロック図であ
る。
する従来の半導体集積回路の一例を示すブロック図であ
る。
第５図の半導体集積回路は、複数の順序回路１１．１２
，１３．１４および複数の組合せ回路２１．２２，２３
．２４を含む。組合せ回路２１〜２４の各々は順序回路
と順序回路との間に配置されている。順序回路１１に入
力データＤｉｎが与えられ、順序回路１１〜１４および
組合せ回路２１〜２４においてそのデータに関する所定
の処理が行なわれ、その処理結果か組合せ回路２４から
比カデータＤｏｕｔとして圧力される。順序回路１１〜
１４の各々は、外部から与えられる基準信号ＣＫに応答
して動作する。
，１３．１４および複数の組合せ回路２１．２２，２３
．２４を含む。組合せ回路２１〜２４の各々は順序回路
と順序回路との間に配置されている。順序回路１１に入
力データＤｉｎが与えられ、順序回路１１〜１４および
組合せ回路２１〜２４においてそのデータに関する所定
の処理が行なわれ、その処理結果か組合せ回路２４から
比カデータＤｏｕｔとして圧力される。順序回路１１〜
１４の各々は、外部から与えられる基準信号ＣＫに応答
して動作する。
ここで、順序回路とは、ある時刻の出力状態かそれ以前
の入力状態によって定まる回路をいい、組合せ回路とは
、ある時刻の出力状態がそのときの入力状態によって定
まる回路をいう。順序回路および組合せ回路の最も簡単
な例が第６図に示される。順序回路の最も簡単な例とし
てトランジスタからなるトランスファゲートがある。ま
た、組合せ回路の例として論理ゲートにより構成される
回路がある。
の入力状態によって定まる回路をいい、組合せ回路とは
、ある時刻の出力状態がそのときの入力状態によって定
まる回路をいう。順序回路および組合せ回路の最も簡単
な例が第６図に示される。順序回路の最も簡単な例とし
てトランジスタからなるトランスファゲートがある。ま
た、組合せ回路の例として論理ゲートにより構成される
回路がある。
第５図に示す半導体集積回路では、その動作速度の上限
、すなわち基準信号ＣＫの周波数の上限は、組合せ回路
２１〜２４がそれぞれ有する遅延量（遅延時間）のうち
最大の遅延量により決定される。たとえば、組合せ回路
２１が有する遅延量Ｄ１をＬｏｏｍｓとし、組合せ回路
２２． ２３゜２４がそれぞれ有する遅延量Ｄ２．Ｄ３
．Ｄ４を９０ｍ５とする。この場合、基準信号ＣＫの周
波数は、組合せ回路２１の遅延量Ｄ１により決定され、
１０Ｈ２となる。このように、他の組合せ回路２２，２
３．２４の遅延量Ｄ２．Ｄ３．Ｄ４がどんなに小さくて
も、半導体集積回路の最高動作速度は、組合せ回路２１
の遅延量で決定されてしまう。
、すなわち基準信号ＣＫの周波数の上限は、組合せ回路
２１〜２４がそれぞれ有する遅延量（遅延時間）のうち
最大の遅延量により決定される。たとえば、組合せ回路
２１が有する遅延量Ｄ１をＬｏｏｍｓとし、組合せ回路
２２． ２３゜２４がそれぞれ有する遅延量Ｄ２．Ｄ３
．Ｄ４を９０ｍ５とする。この場合、基準信号ＣＫの周
波数は、組合せ回路２１の遅延量Ｄ１により決定され、
１０Ｈ２となる。このように、他の組合せ回路２２，２
３．２４の遅延量Ｄ２．Ｄ３．Ｄ４がどんなに小さくて
も、半導体集積回路の最高動作速度は、組合せ回路２１
の遅延量で決定されてしまう。
なお、順序回路が有する遅延量は、はぼ０とみなしても
よい。
よい。
第７図は、外部から与えられる基準信号に同期して動作
する従来の半導体集積回路の他の例を示すブロック図で
ある。
する従来の半導体集積回路の他の例を示すブロック図で
ある。
第７図の半導体集積回路は、外部から与えられる基準信
号ＣＫに応答して２種類のタイミング信号ＣＫＩＯ，Ｃ
Ｋ２Ｏを生成するタイミング信号生成回路２をさらに含
む。順序回路１１．１４はタイミング信号ＣＫＩＯの立
上りに応答して動作し、順序回路１２．’１３はタイミ
ング信号ＣＫ２Ｏの立上りに応答して動作する。順序回
路１１の動作時点から順序回路１２の動作時点までの時
間がＴｌｌで示され、順序回路１２の動作時点から順序
回路１３の動作時点までの時間がＴｌ２で示される。ま
た、順序回路１３の動作時点から順序回路１４の動作時
点までの時間が７１３で示される。
号ＣＫに応答して２種類のタイミング信号ＣＫＩＯ，Ｃ
Ｋ２Ｏを生成するタイミング信号生成回路２をさらに含
む。順序回路１１．１４はタイミング信号ＣＫＩＯの立
上りに応答して動作し、順序回路１２．’１３はタイミ
ング信号ＣＫ２Ｏの立上りに応答して動作する。順序回
路１１の動作時点から順序回路１２の動作時点までの時
間がＴｌｌで示され、順序回路１２の動作時点から順序
回路１３の動作時点までの時間がＴｌ２で示される。ま
た、順序回路１３の動作時点から順序回路１４の動作時
点までの時間が７１３で示される。
第８図に、外部から与えられる基準信号ＣＫおよびタイ
ミング信号ＣＫＩＯ，ＣＫ２Ｏのタイミングチャートを
示す。
ミング信号ＣＫＩＯ，ＣＫ２Ｏのタイミングチャートを
示す。
基準信号ＣＫの１周期をＣＹとする。タイミング信号Ｃ
ＫＩＯ，ＣＫ２Ｏは、基準信号ＣＫの周期と同じ周期Ｃ
Ｙを有する。タイミング信号ＣＫ２Ｏは、タイミング信
号ＣＫＩＯよりも遅延時間αだけ遅延している。順序回
路１１の動作時点から順序回路１２の動作時点までの時
間Ｔｌｌが組合せ回路２１の遅延量Ｄ１よりも大きいこ
とが必要であるので、次式が成立する。
ＫＩＯ，ＣＫ２Ｏは、基準信号ＣＫの周期と同じ周期Ｃ
Ｙを有する。タイミング信号ＣＫ２Ｏは、タイミング信
号ＣＫＩＯよりも遅延時間αだけ遅延している。順序回
路１１の動作時点から順序回路１２の動作時点までの時
間Ｔｌｌが組合せ回路２１の遅延量Ｄ１よりも大きいこ
とが必要であるので、次式が成立する。
Ｔ１１＝ＣＹ＋α≧Ｄ１ ・・・（１）順
序回路１２の動作時点から順序回路１３の動作時点まで
の時間Ｔ１２が組合せ回路２２の遅延量Ｄ２よりも大き
い必要があるので、次式か成立する。
序回路１２の動作時点から順序回路１３の動作時点まで
の時間Ｔ１２が組合せ回路２２の遅延量Ｄ２よりも大き
い必要があるので、次式か成立する。
Ｔ１２＝ＣＹ≧Ｄ２ ・・・（２
）順序回路１３の動作時点から順序回路１４の動作時点
までの時間Ｔ１３が組合せ回路２３の遅延量Ｄ３よりも
大きい必要があるので、次式が成立する。
）順序回路１３の動作時点から順序回路１４の動作時点
までの時間Ｔ１３が組合せ回路２３の遅延量Ｄ３よりも
大きい必要があるので、次式が成立する。
Ｔ１３＝ＣＹ−α≧Ｄ３ ・・・（３）
たとえば、Ｄ１＝１００ｍｓ、Ｄ２＝Ｄ３＝Ｄ４＝９０
ｍｓ、ａ＝５ｍｓとすると、式（１）は次のようになる
。
たとえば、Ｄ１＝１００ｍｓ、Ｄ２＝Ｄ３＝Ｄ４＝９０
ｍｓ、ａ＝５ｍｓとすると、式（１）は次のようになる
。
Ｔｌ １＝ＣＹ＋５≧１００
また、式（３）は次のようになる。
Ｔｌ ３＝ＣＹ−５≧９０
したがって、ＣＹ≧９５となる。
その結果、基準信号ＣＫの周波数を１０００／９５−１
０．５Ｈｚに設定することが可能となる。
０．５Ｈｚに設定することが可能となる。
このように、半導体集積回路の動作速度を高速化するこ
とが可能となる。
とが可能となる。
［発明か解決しようとする課題］
第７図の半導体集積回路では、複数の組合せ回路が異な
る遅延量を有する場合には、２種類のタイミング信号Ｃ
ＫＩＯ，ＣＫ２Ｏを用いることにより動作速度を高速化
することができる。
る遅延量を有する場合には、２種類のタイミング信号Ｃ
ＫＩＯ，ＣＫ２Ｏを用いることにより動作速度を高速化
することができる。
しかしながら、すべての組合せ回路２１〜２４の遅延量
が大きい場合には、動作速度を高速化することができな
い。たとえば、組合せ回路２１〜２４の遅延量Ｄ１〜Ｄ
４をすべて１００ｍ５とする。この場合、式（１）およ
び（３）が成立するためには、たとえば、遅延時間αを
０とし、１周期ＣＹを１００ ｍ ｓとする必要がある
。したがって、基準信号ＣＫの周波数を、１０Ｈｚに設
定する必要がある。
が大きい場合には、動作速度を高速化することができな
い。たとえば、組合せ回路２１〜２４の遅延量Ｄ１〜Ｄ
４をすべて１００ｍ５とする。この場合、式（１）およ
び（３）が成立するためには、たとえば、遅延時間αを
０とし、１周期ＣＹを１００ ｍ ｓとする必要がある
。したがって、基準信号ＣＫの周波数を、１０Ｈｚに設
定する必要がある。
このように、第７図の半導体集積回路では、すべての組
合せ回路の遅延量が大きい場合には、動作速度を高速化
することができない。
合せ回路の遅延量が大きい場合には、動作速度を高速化
することができない。
この発明の目的は、各組合せ回路の遅延量にかかわらず
、半導体集積回路の動作を高速化することである。
、半導体集積回路の動作を高速化することである。
口課題を解決するための手段］
この発明にかかる半導体集積回路は、外部から与えられ
る基準信号に応答して複数の内部基準信号を生成する基
準信号生成手段、複数の基準信号にそれぞれ応答して動
作する複数の順序回路手段、および複数の順序回路手段
の間にそれぞれ設けられる複数の組合せ回路手段を備え
る。基準信号生成手段は、各順序回路に与えるべき内部
基準信号をその順序回路手段の前段の組合せ回路手段に
おける遅延量に基づいて遅延させる。
る基準信号に応答して複数の内部基準信号を生成する基
準信号生成手段、複数の基準信号にそれぞれ応答して動
作する複数の順序回路手段、および複数の順序回路手段
の間にそれぞれ設けられる複数の組合せ回路手段を備え
る。基準信号生成手段は、各順序回路に与えるべき内部
基準信号をその順序回路手段の前段の組合せ回路手段に
おける遅延量に基づいて遅延させる。
［作用］
この発明にかかる半導体集積回路によれば、各順序回路
手段に与えるべき内部基準信号か、その基準回路手段の
前段の組合せ回路手段における遅延量に基ついて遅延さ
れるので、各組合せ回路手段の遅延量にかかわらず、半
導体集積回路全体の動作速度が高速化される。
手段に与えるべき内部基準信号か、その基準回路手段の
前段の組合せ回路手段における遅延量に基ついて遅延さ
れるので、各組合せ回路手段の遅延量にかかわらず、半
導体集積回路全体の動作速度が高速化される。
［実施例］
以下、この発明の実施例を図面を参照しなから詳細に説
明する。
明する。
第１図は、この発明の一実施例による半導体集積回路を
示すブロック図である。第１図の半導体集積回路は、外
部から与えられる基準信号ＣＫに応答して複数のタイミ
ング信号ＣＫＩ、ＣＫ２゜ＣＮ３．ＣＮ３を生成するタ
イミング信号生成回路１を含む。タイミング信号ＣＫＩ
、ＣＫ２．ＣＫ３．ＣＮ３はそれぞれ順序回路１１．
１２． １３．１４に与えられる。順序回路１１．１２
の間に組合せ回路２１か配置され、順序回路１２，１３
の間に組合せ回路２２か配置され、順序回路１３．１４
の間に組合せ回路２３か配置されている。
示すブロック図である。第１図の半導体集積回路は、外
部から与えられる基準信号ＣＫに応答して複数のタイミ
ング信号ＣＫＩ、ＣＫ２゜ＣＮ３．ＣＮ３を生成するタ
イミング信号生成回路１を含む。タイミング信号ＣＫＩ
、ＣＫ２．ＣＫ３．ＣＮ３はそれぞれ順序回路１１．
１２． １３．１４に与えられる。順序回路１１．１２
の間に組合せ回路２１か配置され、順序回路１２，１３
の間に組合せ回路２２か配置され、順序回路１３．１４
の間に組合せ回路２３か配置されている。
順序回路１４の出力側に組合せ回路２４か配置されてい
る。
る。
第１図において、順序回路１１の動作時点から順序回路
１２の動作時点までの時間かＴ１で示され、順序回路１
２の動作時点から順序回路１３の動作時点までの時間が
Ｔ２で示されている。また、順序回路１３の動作時点か
ら順序回路１４の動作時点までの時間がＴ３で示されて
いる。順序回路１４の動作時点から組合せ回路２４のａ
カの時点までの時間がＴ４で示されている。
１２の動作時点までの時間かＴ１で示され、順序回路１
２の動作時点から順序回路１３の動作時点までの時間が
Ｔ２で示されている。また、順序回路１３の動作時点か
ら順序回路１４の動作時点までの時間がＴ３で示されて
いる。順序回路１４の動作時点から組合せ回路２４のａ
カの時点までの時間がＴ４で示されている。
第２図に、外部から与えられる基準信号ＣＫおよびタイ
ミング信号ＣＫ１．ＣＮ２．ＣＮ３．ＣＮ３のタイミン
グチャートを示す。
ミング信号ＣＫ１．ＣＮ２．ＣＮ３．ＣＮ３のタイミン
グチャートを示す。
基準信号ＣＫの１周期をＣＹとする。タイミング信号Ｃ
Ｋ１．ＣＮ２．ＣＮ３．ＣＮ３は、基準信号ＣＫの周期
と同じ周期ＣＹを有する。タイミング信号ＣＫ２はタイ
ミング信号ＣＫＩよりも遅延時間ａ１だけ遅延しており
、タイミング信号ＣＫ３はタイミング信号ＣＫ２よりも
遅延時間ａ２だけ遅延している。また、タイミング信号
ＣＫ４はタイミング信号ＣＫ３よりも遅延時間ａ３だけ
遅延している。さらに、タイミング信号ＣＫ４は、基準
信号ＣＫおよびタイミング信号ＣＫＩよりも時間（ＣＹ
−ａ４）たけ遅延している。
Ｋ１．ＣＮ２．ＣＮ３．ＣＮ３は、基準信号ＣＫの周期
と同じ周期ＣＹを有する。タイミング信号ＣＫ２はタイ
ミング信号ＣＫＩよりも遅延時間ａ１だけ遅延しており
、タイミング信号ＣＫ３はタイミング信号ＣＫ２よりも
遅延時間ａ２だけ遅延している。また、タイミング信号
ＣＫ４はタイミング信号ＣＫ３よりも遅延時間ａ３だけ
遅延している。さらに、タイミング信号ＣＫ４は、基準
信号ＣＫおよびタイミング信号ＣＫＩよりも時間（ＣＹ
−ａ４）たけ遅延している。
順序回路１１の動作時点から順序回路１２の動作時点ま
での時間Ｔ１か組合せ回路２１の遅延量Ｄ１よりも大き
い必要かあるので、次式が成立する。
での時間Ｔ１か組合せ回路２１の遅延量Ｄ１よりも大き
い必要かあるので、次式が成立する。
Ｔ１＝ＣＹ＋ａｌ≧Ｄｉ ・ （４）
順序回路１２の動作時点から順序回路１３の動作時点ま
での時間Ｔ２が組合せ回路２２の遅延量Ｄ２よりも大き
い必要があるので、次式が成立する。
順序回路１２の動作時点から順序回路１３の動作時点ま
での時間Ｔ２が組合せ回路２２の遅延量Ｄ２よりも大き
い必要があるので、次式が成立する。
Ｔ２＝ＣＹ十ａ２≧Ｄ２ −（５）順序回
路１３の動作時点から順序回路１４の動作時点までの時
間Ｔ３か組合せ回路２３の遅延量Ｄ３よりも大きい必要
があるので、次式が成立する。
路１３の動作時点から順序回路１４の動作時点までの時
間Ｔ３か組合せ回路２３の遅延量Ｄ３よりも大きい必要
があるので、次式が成立する。
Ｔ３＝ＣＹ＋ａ３≧Ｄ３ −（６）順序
回路１４の動作時点から組合せ回路２４の出力の時点ま
での時間Ｔ４が組合せ回路２４の遅延量Ｄ４よりも大き
い必要があるので、次式が成立する。
回路１４の動作時点から組合せ回路２４の出力の時点ま
での時間Ｔ４が組合せ回路２４の遅延量Ｄ４よりも大き
い必要があるので、次式が成立する。
Ｔ４＝ＣＹ＋ａ４≧Ｄ４ −（７）また、
組合せ回路２４の出力側に接続される他の回路（図示せ
ず）が基準信号ＣＫに同期して動作する場合には、次式
が成立することが好ましい。
組合せ回路２４の出力側に接続される他の回路（図示せ
ず）が基準信号ＣＫに同期して動作する場合には、次式
が成立することが好ましい。
ａｌ＋ａ２＋ａ３＋ａ４＝ｃＹ ＋＋＋ （８
）ここで、たとえば、Ｄ１＝１００ｍｓＳＤ２＝Ｄ３＝
Ｄ４＝９０ｍｓとする。この場合、式（４）〜（７）は
次式のようになる。
）ここで、たとえば、Ｄ１＝１００ｍｓＳＤ２＝Ｄ３＝
Ｄ４＝９０ｍｓとする。この場合、式（４）〜（７）は
次式のようになる。
Ｔ１＝ＣＹ＋ａｌ≧１００ ’−（９）Ｔ２
＝ＣＹ＋ａ２≧９０ −（１０）Ｔ３＝ＣＹ
＋ａ３≧９０ −（１１）Ｔ４＝ＣＹ＋ａ４
≧９０ −（１’２）ここで、たとえばａｌ
＝２５ｍｓ、ａ２＝ａ３＝１５ｍｓＳａ４＝２０ｍｓと
する。この場合、ＣＹ＝７５ｍｓとすれば、上式（９）
〜（１２）が成立する。この場合、基準信号ＣＫの周
波数は、１０００／７５＝１３．３Ｈｚとなる。
＝ＣＹ＋ａ２≧９０ −（１０）Ｔ３＝ＣＹ
＋ａ３≧９０ −（１１）Ｔ４＝ＣＹ＋ａ４
≧９０ −（１’２）ここで、たとえばａｌ
＝２５ｍｓ、ａ２＝ａ３＝１５ｍｓＳａ４＝２０ｍｓと
する。この場合、ＣＹ＝７５ｍｓとすれば、上式（９）
〜（１２）が成立する。この場合、基準信号ＣＫの周
波数は、１０００／７５＝１３．３Ｈｚとなる。
次に、たとえば、Ｄ１＝Ｄ２＝Ｄ３＝Ｄ４＝１００ｍｓ
とすると、式（４）〜（７）は次のようになる。
とすると、式（４）〜（７）は次のようになる。
Ｔ １ ＝ ＣＹ ＋ ａ’ １≧１００
・ （１３）Ｔ２＝ＣＹ＋ａ２≧１００ ・
（１４）Ｔ３＝ＣＹ＋ａ３≧１００ ・
（１５）Ｔ４＝ＣＹ＋ａ４≧１００ ・ （
１６）たとえば、ａｌ＝ａ２＝ａ３＝ａ４＝２０ｍｓと
する。この場合、ＣＹ＝８０ｍｓとすれば、上式（１３
）〜（１６）が成立する。その結果、基準信号ＣＫの周
期は１０００／８０＝１２．５Ｈ２となる。
・ （１３）Ｔ２＝ＣＹ＋ａ２≧１００ ・
（１４）Ｔ３＝ＣＹ＋ａ３≧１００ ・
（１５）Ｔ４＝ＣＹ＋ａ４≧１００ ・ （
１６）たとえば、ａｌ＝ａ２＝ａ３＝ａ４＝２０ｍｓと
する。この場合、ＣＹ＝８０ｍｓとすれば、上式（１３
）〜（１６）が成立する。その結果、基準信号ＣＫの周
期は１０００／８０＝１２．５Ｈ２となる。
上記の半導体集積回路では、各組合せ回路の遅延量にか
かわらず、基準信号ＣＫの周期を各組合せ回路の遅延量
よりも小さくすることが可能となる。すなわち、各組合
せ回路の遅延量が基準信号ＣＫの周期よりも大きい場合
にも、第２図に示されるようなタイミング信号ＣＫ１．
ＣＫ２．ＣＫ３、ＣＫ４を与えることにより、外部から
見た場合には、半導体集積回路が基準信号ＣＫの周期で
動作しているとみなすことができる。その結果、組合せ
回路２１，２２．２３．２４の遅延量が半導体集積回路
の動作速度を決定することはなくなる。
かわらず、基準信号ＣＫの周期を各組合せ回路の遅延量
よりも小さくすることが可能となる。すなわち、各組合
せ回路の遅延量が基準信号ＣＫの周期よりも大きい場合
にも、第２図に示されるようなタイミング信号ＣＫ１．
ＣＫ２．ＣＫ３、ＣＫ４を与えることにより、外部から
見た場合には、半導体集積回路が基準信号ＣＫの周期で
動作しているとみなすことができる。その結果、組合せ
回路２１，２２．２３．２４の遅延量が半導体集積回路
の動作速度を決定することはなくなる。
第３図は、タイミング信号生成回路１の構成の一例を示
す図である。タイミング信号生成回路１は、遅延回路３
１．３２．３３を含む。外部から与えられる基準信号Ｃ
Ｋは遅延回路３１に与えられる。基準信号ＣＫはタイミ
ング信号ＣＫＩとして順序回路１１（第１図）に与えら
れる。遅延回路３１の８力はタイミング信号ＣＫ２とし
て順序回路１２（第１図）に与えられる。遅延回路３２
の出力はタイミング信号ＣＫ３として順序回路１３（第
１図）に与えられる。遅延回路３３の出力はタイミング
信号ＣＫ４として順序回路１４（第１図）に与えられる
。
す図である。タイミング信号生成回路１は、遅延回路３
１．３２．３３を含む。外部から与えられる基準信号Ｃ
Ｋは遅延回路３１に与えられる。基準信号ＣＫはタイミ
ング信号ＣＫＩとして順序回路１１（第１図）に与えら
れる。遅延回路３１の８力はタイミング信号ＣＫ２とし
て順序回路１２（第１図）に与えられる。遅延回路３２
の出力はタイミング信号ＣＫ３として順序回路１３（第
１図）に与えられる。遅延回路３３の出力はタイミング
信号ＣＫ４として順序回路１４（第１図）に与えられる
。
第４図は、遅延回路の構成の一例を示す図である。遅延
回路は、複数のインバータ４０を含む。
回路は、複数のインバータ４０を含む。
インバータ４０の数により遅延時間を調整することがで
きる。
きる。
上記実施例では、入力データＤｉｎが入力されてから比
カデータＤｏｕｔが出力されるまでの時間は基準信号Ｃ
Ｋの５周期分となっている。したがって、入力データＤ
ｉｎが入力されてから出力データＤｏｕｔが出力される
までの時間は、従来の半導体集積回路に比べて基準信号
ＣＫの１周期分増加している。
カデータＤｏｕｔが出力されるまでの時間は基準信号Ｃ
Ｋの５周期分となっている。したがって、入力データＤ
ｉｎが入力されてから出力データＤｏｕｔが出力される
までの時間は、従来の半導体集積回路に比べて基準信号
ＣＫの１周期分増加している。
しかしながら、上記実施例の半導体集積回路では、基準
信号ＣＫの周波数を高く設定することができるので、デ
ータの処理量を増加させることができる。したがって、
上記実施例の半導体集積回路は、入力から出力までの時
間遅延を問題とせず、処理量を多くすることか望まれる
システムに用いると、特に有効である。たとえば、上記
実施例の半導体集積回路は、パイプライン処理に適用す
ることが可能である。
信号ＣＫの周波数を高く設定することができるので、デ
ータの処理量を増加させることができる。したがって、
上記実施例の半導体集積回路は、入力から出力までの時
間遅延を問題とせず、処理量を多くすることか望まれる
システムに用いると、特に有効である。たとえば、上記
実施例の半導体集積回路は、パイプライン処理に適用す
ることが可能である。
上記実施例では、単なる配線も組合せ回路に含まれるも
のとする。
のとする。
なお、上記実施例では、組合せ回路２４からの圧力の時
点が基準信号ＣＫの立上りに一致している。これにより
、組合せ回路２４の出力に接続される他の回路を基準信
号ＣＫに同期して動作させることが可能となる。
点が基準信号ＣＫの立上りに一致している。これにより
、組合せ回路２４の出力に接続される他の回路を基準信
号ＣＫに同期して動作させることが可能となる。
しかし、その必要がない場合には、必ずしも組合せ回路
２４からの圧力の時点が基準信号ＣＫの立上りに一致し
なくてもよい。
２４からの圧力の時点が基準信号ＣＫの立上りに一致し
なくてもよい。
また、上記実施例では、順序回路および組合せ回路の数
をそれぞれ４としているが、順序回路および組合せ回路
の数はこれに限られない。
をそれぞれ４としているが、順序回路および組合せ回路
の数はこれに限られない。
さらに、上記実施例では、入力データＤｉｎか入力され
てから出力データＤｏｕ ｔが出力されるまでの遅延時
間が基準信号ＣＫの１周期分増加しているが、この増加
分は１周期に限られない。
てから出力データＤｏｕ ｔが出力されるまでの遅延時
間が基準信号ＣＫの１周期分増加しているが、この増加
分は１周期に限られない。
また、各組合せ回路の遅延量は単なる一例であって、上
記の値に限定されるものではない。
記の値に限定されるものではない。
［発明の効果］
以上のようにこの発明によれば、各組合せ回路の遅延量
にかかわらず、外部から与えられる基準信号の周期を各
組合せ回路の遅延量よりも小さくすることかできる。し
たがって、高速動作か可能な半導体集積回路が得られる
。
にかかわらず、外部から与えられる基準信号の周期を各
組合せ回路の遅延量よりも小さくすることかできる。し
たがって、高速動作か可能な半導体集積回路が得られる
。
第１図はこの発明の一実施例による半導体集積回路の構
成を示すブロック図である。第２図は第１図の半導体集
積回路の動作を説明するためのタイミングチャートであ
る。第３図はタイミング信号生成回路の構成の一例を示
す図である。第４図は遅延回路の構成の一例を示す回路
図である。第５図は従来の半導体集積回路の構成の一例
を示すブロック図である。第６図は順序回路および組合
せ回路の例を示す図である。第７図は従来の半導体集積
回路の他の例を示すブロック図である。第８図は第７図
の半導体集積回路の動作を説明するためのタイミングチ
ャートである。 図において、１はタイミング信号生成回路、１１．１２
，１３．１４は順序回路、２１． ２２２３．２４は組
合せ回路、ＣＫは基準信号、ＣＫ１、ＣＫ２．ＣＫ３．
ＣＫ４はタイミング信号である。 なお、 各図中、 同一符号は同一または相当部分 を示す。
成を示すブロック図である。第２図は第１図の半導体集
積回路の動作を説明するためのタイミングチャートであ
る。第３図はタイミング信号生成回路の構成の一例を示
す図である。第４図は遅延回路の構成の一例を示す回路
図である。第５図は従来の半導体集積回路の構成の一例
を示すブロック図である。第６図は順序回路および組合
せ回路の例を示す図である。第７図は従来の半導体集積
回路の他の例を示すブロック図である。第８図は第７図
の半導体集積回路の動作を説明するためのタイミングチ
ャートである。 図において、１はタイミング信号生成回路、１１．１２
，１３．１４は順序回路、２１． ２２２３．２４は組
合せ回路、ＣＫは基準信号、ＣＫ１、ＣＫ２．ＣＫ３．
ＣＫ４はタイミング信号である。 なお、 各図中、 同一符号は同一または相当部分 を示す。
Claims (1)
- 【特許請求の範囲】 外部から与えられる基準信号に同期して動作する半導体
集積回路であって、 外部から与えられる基準信号に応答して複数の内部基準
信号を生成する基準信号生成手段、前記複数の内部基準
信号にそれぞれ応答して動作する複数の順序回路手段、
および 前記複数の順序回路手段の間にそれぞれ設けられる複数
の組合せ回路手段を備え、 前記基準信号生成手段は、各順序回路手段に与えられる
べき内部基準信号をその順序回路手段の前段の組合せ回
路手段における遅延時間に基づいて遅延させる、半導体
集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277003A JPH04150612A (ja) | 1990-10-15 | 1990-10-15 | 半導体集積回路 |
| US07/776,048 US5227682A (en) | 1990-10-15 | 1991-10-15 | Semiconductor integrated circuit operating in synchronism with a reference signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277003A JPH04150612A (ja) | 1990-10-15 | 1990-10-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150612A true JPH04150612A (ja) | 1992-05-25 |
Family
ID=17577409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277003A Pending JPH04150612A (ja) | 1990-10-15 | 1990-10-15 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5227682A (ja) |
| JP (1) | JPH04150612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831459A (en) * | 1995-11-13 | 1998-11-03 | International Business Machines Corporation | Method and system for adjusting a clock signal within electronic circuitry |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475322A (en) * | 1993-10-12 | 1995-12-12 | Wang Laboratories, Inc. | Clock frequency multiplying and squaring circuit and method |
| US7362155B2 (en) * | 2005-12-29 | 2008-04-22 | Xerox Corporation | Method and apparatus for generating delays |
| US10156841B2 (en) | 2015-12-31 | 2018-12-18 | General Electric Company | Identity management and device enrollment in a cloud service |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153818A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 遅延回路 |
| JPS61179613A (ja) * | 1985-02-05 | 1986-08-12 | Matsushita Electric Ind Co Ltd | 遅延ステ−ジ回路 |
| JPH01109815A (ja) * | 1987-10-22 | 1989-04-26 | Nec Home Electron Ltd | タイミング調整回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3452348A (en) * | 1965-06-29 | 1969-06-24 | Rca Corp | Conversion from self-clocking code to nrz code |
| US4745302A (en) * | 1985-12-23 | 1988-05-17 | Hitachi, Ltd. | Asynchronous signal synchronizing circuit |
| JP2635789B2 (ja) * | 1989-01-17 | 1997-07-30 | 株式会社東芝 | 信号遅延回路及び該回路を用いたクロック信号発生回路 |
| US5124572A (en) * | 1990-11-27 | 1992-06-23 | Hewlett-Packard Co. | VLSI clocking system using both overlapping and non-overlapping clocks |
-
1990
- 1990-10-15 JP JP2277003A patent/JPH04150612A/ja active Pending
-
1991
- 1991-10-15 US US07/776,048 patent/US5227682A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153818A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 遅延回路 |
| JPS61179613A (ja) * | 1985-02-05 | 1986-08-12 | Matsushita Electric Ind Co Ltd | 遅延ステ−ジ回路 |
| JPH01109815A (ja) * | 1987-10-22 | 1989-04-26 | Nec Home Electron Ltd | タイミング調整回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831459A (en) * | 1995-11-13 | 1998-11-03 | International Business Machines Corporation | Method and system for adjusting a clock signal within electronic circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| US5227682A (en) | 1993-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100403635B1 (ko) | 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법 | |
| KR100523716B1 (ko) | 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈 | |
| US4988901A (en) | Pulse detecting device for detecting and outputting a pulse signal related to the slower frequency input pulse | |
| KR100425472B1 (ko) | 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법 | |
| US6252441B1 (en) | Synchronous data sampling circuit | |
| US6570425B2 (en) | Phase difference signal generator and multi-phase clock signal generator having phase interpolator | |
| US6943595B2 (en) | Synchronization circuit | |
| JPH04150612A (ja) | 半導体集積回路 | |
| KR100617999B1 (ko) | 메모리 장치 내의 데이터 캡처를 위한 방법 및 장치 | |
| US11106237B2 (en) | Shift registers | |
| US5303365A (en) | Clock generation in a multi-chip computer system | |
| US6040723A (en) | Interface circuit with high speed data transmission | |
| JPH03240336A (ja) | ビット位相同期回路 | |
| JPS63122311A (ja) | 多相クロツク信号発生回路 | |
| US5793233A (en) | Apparatus and method for generating a phase detection signal that coordinates the phases of separate clock signals | |
| GB2345395A (en) | Delayed locked loop clock generator | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH05343957A (ja) | 半導体集積回路装置 | |
| JPH0897686A (ja) | 半導体集積回路 | |
| CN112446180A (zh) | 应用于多个操作模式的电路 | |
| JPH02237215A (ja) | 半導体集積回路 | |
| KR19990005465A (ko) | 반도체 칩의 테스트 회로 | |
| JPH05256913A (ja) | 半導体集積回路装置 | |
| JPH08122408A (ja) | 半導体試験装置の波形整形回路 |