JPH0478221A - レベルシフト用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ある論理振幅をそれと異なる論理振幅にレ
ベルシフトする集積回路に関するものである。

［従来の技術］ 従来、論理振幅をレベルシフトする回路としては、第２
図に示すような構成のものが知られている。この回路は
、小さい論理振幅■、ゎ−Ｖ　３５１から大きい論理振
幅ｖ　ｏｎ　　ｖ　ｓｓｚにレベルシフトするものであ
る。

第２図において、Ｐｌは第１のＰ型ＭＯ３トランジスタ
（以下Ｐ１と略称する）、Ｐ２ば第２のＰ型ＭＯＳトラ
ンジスタ（以下Ｐ２と略称する）、Ｎ１は第１のＮ型Ｍ
Ｏ３トランジスタ（以下Ｎ１と略称する）、Ｎ２は第２
のＮ型ＭＯ３トランジスタ（以下Ｎ２と略称する）であ
り、ＰｌとＮ１のドレインは互いに接続され、電圧電源
Ｖ　ＤＤ　　Ｖ　ｓＳｚ間に接続されており、またＰ２
とＮ２のドレインは互いに接続され、同様に電圧を源Ｖ
ＤＤ　　ｖｓｓｚ間に接続されている。また、Ｎｌのゲ
ートはＰ２とＮ２の共通接続点に接続され、Ｎ２のゲー
トはＮ１とＰｌの共通接続点に接続されている。

ＩＮＶＩは、電圧電源Ｖｌｌｌｌ　　ＶＳ３１に接続さ
れているインバータで、論理振幅ＶＤＤ　　ｖｓｓ＋が
入力されるものとし、その入力端にはＰ２のゲートが接
続され、その出力端にはＰ】のゲートが接続されている
。ＩＮＶ２は、電圧電源■。。−■３，２に接続されて
いるインバータで、その入力端はＰｌとＮ１の共通接続
点に接続されている。ＩＮＶ３は、同じく電圧電源■。

。−ｖ　ｓｓｚに接続されているインバータで、その入
力端はＰ２とＮ２の共通接続点に接続されている。

次にこのように構成されているレベルシフト回路の動作
を説明する。まず最初に、ＩＮＶＩの入力端がＬＯ−レ
ベルすなわち■５，１と仮定すると、Ｐｌはゲートが■
、。レベルでＯＦＦ、、Ｐ２はゲートが■５．ルベルで
ＯＮとなり、Ｐ２とＮ２の共通接続されたドレインはＶ
。レベルとなり、ＰＩとＮｌの共通接続されたドレイン
はＶ。２レベルとなる。すなわちＩＮＶ２の出力端は、
■。レベルとなり、ＩＮＶ３の出力端はｖ　ｓｓｚ　レ
ベルとなる。

ここで、ＩＮＶＩの入力がＬＯ−レベルすなわち■８，
１　レベルから旧ＧＨレベルすなわちＶＤＤレベルにな
ると、ＰｌはゲートがＶＳ３１　　レベルでＯＮ、　Ｐ
２はゲートが■、。レベルでＯＦＦとなり、Ｐ】とＮ１
の共通接続されたドレインがｖ　ｓｓｔ　レベルカラ各
々のＯＮ抵抗の釣り合うレベルまで上がり、Ｎ２がＯＮ
Ｌ、てＮ１のゲート電荷を放電しＮ１はＯＦＦとなる。

すなわち、ＩＮＶ２の出力端はＶ　５５２レベルとなり
、ＩＮＶ３の出力端はＶ０レベルとなる。

このようにして、ＩＮＶｌに入力される論理振幅ＶＤＤ
　　ｖｓｓ＋　は、ＩＮＶ２．ＩＮＶ３の出力で論理振
４１ｉＶｎｅ　　Ｖｓｓｚに変換される。

次に、上記第２図に示した従来のレベルシフト回路を応
用した論理振幅■。ｏｒ　　Ｖ３ＳＩがらＶ　ＤＣ４ｖ
　ｓｓｚにレベルシフトするための回路を第３図に基づ
いて説明する。　ここでＶ。ＤＩ＞ＶＩＩＯＺで且つＶ
ｓｓ＋＞Ｖｓｓ□である。

第３図において、ＰＯＩは第１のＰ型ＭＯ３トランジス
タ（以下ＰＯＩと略称する）、ＰＯ２は第２のＰ型ＭＯ
３トランジスタ（以下ＰＯ２と略称する）、ＮＯＩは第
１のＮ型ＭＯ３トランジスタ（以下Ｎｏｔと略称する）
、ＮＯ２は第２のＮ型ＭＯＳトランジスタ（以下ＮＯ２
と略称する）であり、ＰＯＩとＮＯＩのドレインは互い
に接続され、電圧型ｆＡＶ　ｏｎｔ　　Ｖ　５５２間に
接続されており、またＰＯ２とＮＯ２のドレインは互い
に接続され、同じく電圧を源■。わ、　　Ｖｓｓｚ間に
接続されている。また、ＮｏｔのゲートはＰＯ２とＮＯ
２の共通接続点に接続され、ＮＯ２のゲートはＮＯＩと
ＰＯｌの共通接続点に接続されている。

ＩＮＶＯ１は電圧電源■。。Ｉ　　ｖｓｓ＋に接続され
ているインバータで、論理振幅Ｖｅｎｔ　　Ｖｓｓ＋が
入力されるものとし、その入力端にはＰＯ２のゲートが
接続され、その出力端にはＰＯＩのゲートが接続されて
いる。ＩＮＶＯ２ば、電圧型ｄｉＶｎｎ＋ｖ　ｓｓｚに
接続されているインバータで、その入力端はＰＯ２とＮ
Ｏ２の共通接続点に接続されている。ＩＮＶ３は、電圧
電源■ゎ。ｌ　　ｖｓｓｚに接続されているインバータ
で、その入力端はＰＯＩとＮＯＩの共通接続点に接続さ
れている。

更にＮＯ３は第３のＮ型ＭＯ５トランジスタ（以下ＮＯ
３と略称する）、ＮＯ４は第４のＮ型ＭＯＳトランジス
タ（以下ＮＯ４と略称する）、Ｐ０３は第３のＰ型ＭＯ
３トランジスタ（以下ＰＯ３と略称する）、ＰＯ４は第
４のＰ型ＭＯＳトランジスタ（以下ＰＯ４と略称する）
であり、ＮＯ３とＰＯ３のドレインは互いに接続され、
　電圧電源ｖ　ｏ、ｔ　　ｖ　ｓｅｘ間に接続されてお
り、またＮＯ４とＰＯ４のドレインは互いに接続され、
同様に電圧電源■。ｚ　　ｖｓｓｚに接続されている。

また、ＰＯ３のゲートはＮＯ４とＰＯ４の共通接続点に
接続され、ＰＯ４のゲートはＰＯ３とＮＯ３の共通接続
点に接続されている。

電圧ｉｔ源■。ＤＩ　　Ｖａｓｔに接続されているイン
バータｌＮＶＯ２は、論理振幅ＶＤＤＩ　　ｖｓｓｔを
有し、その出力端にはＮＯ４のゲートが接続されており
、同じく電圧電源ＶＩＩＯＩ　　ＶＳＳｔに接続されて
いるインバータｌＮＶＯ３は、論理振幅ＶＤＩＩＩ　　
Ｖｓｓｚを有し、その出力端にはＮＯ３のゲートが接続
されている。

ｌＮＶＯ５は、電圧Ｔｌｆｌｌ　Ｖ　ＤＩ＋２　　Ｖ　
ｓｓｚに接続されているインバータで、その入力端はＮ
Ｏ３とＰＯ３の共通接続点に接続されている。ｌＮＶＯ
４は、電圧ｔｆＡＶ　ＤＤ２　　Ｖ　３３ｇに接続され
ているインバータで、その入力端はＮＯ４とＰＯ４の共
通接続点に接続されている。

次ニこのレベルシフト回路の動作につイテ説明する。ま
ず最初に、ＩＮＶＯＩの入力端がＬＯＷレベルすなわち
ＶＳＳＩ　　レベルと仮定すると、ＰＯＩはゲートがＶ
ＤＤＩ　　ルベルでＯＦＦ、ＰＯ２はゲートがＶＳＳＩ
　レベルでＯＮとなり、したがってＰＯ２とＮＯ２のド
レインはＶＤＤＩ　　レベルとなり、ＰＯＩとＮＯＩの
ドレインはＶＳＯレベルとなる。すなわちｌＮＶＯ２の
出力端は、■５，２レヘルとなり、ｌＮＶＯ３の出力端
は■。、レベルとなる。よつてＮＯ３はゲートが■ゎＤ
Ｉ　レベルでＯＮ、ＮＯ４はゲートがｖ　ｓｓｚ　レベ
ルでＯＦＦとなり、ＰＯ４とＮ０４のドレインはＶ　Ｄ
Ｄ！　レベルとなり、ＰＯ３とＮＯ３のドレインは■３
，２レベルとなる。すなわちｌＮＶＯ４の出力端はｖ　
ｓｓｚ　レベルとなり、ｌＮＶＯ５の出力端は■。Ｄ２
　レベルとなる。

ここで、ＩＮＶＯＩの入力がＬ０１ルベルすなわチＶｓ
ｓ＋Ｌ’ベルから旧ＧＷレベルすなわちＶＤＤＩ　ルベ
ルになると、ＰＯＩはゲートが■５，１　レベルでＯＮ
、ＰＯ２はゲートが■ＩＩＤＩ　　レベルでＯＦＦとな
り、ＰＯＩとＮＯＩのドレインがｖ　ｓｓｔ　レベルか
ら各々のＯＮ抵抗の釣り合うレベルまで上がり、　ＮＯ
２がＯＮＬ、てＮＯＩのゲート電荷を放電しＮＯＩはＯ
ＦＦとなる。　すなわち、ｌＮＶＯ２の出力端はＶＤＤ
Ｉ　　レベルとなり、ｌＮＶＯ３の出力端は■８．。

レベルとなる。よってＮＯ４はゲートが■。、ルベルで
ＯＮ、ＮＯ３はゲートがＶＩＢ　レベルでＯＦＦとなり
、ＰＯ４とＮＯ４のドレインが■ＩＩＤｔ　レベルから
各々のＯＮ抵抗の釣り合うレベルまで下がり、ＰＯ３が
ＯＮＬ、てＰＯ４のゲート電荷を放電しＰＯ４はＯＦＦ
となる。　すなわち、Ｉ　ＮＶ（ｌ　４の出力端はＶＩ
ＩＩＩＺ　レベルとなり、ｌＮＶＯ５の出力端はｖ　ｓ
ｅｘ　レベルとなる。

このようにして、ＩＮＶＯＩに入力される論理振幅■。

□−■８，１は、ｌＮＶＯ４，ｌＮＶＯ５の出力で論理
振幅■ｌｌ□−ｖ　ｓｓｔに変換される。

〔発明が解決しようとする課題〕

上記第２図に示した従来のレベルシフト回路においては
、小さい論理振幅Ｖ　ＤＤ　　Ｖ　ＭＳ＋が入力される
ＰＬ、Ｐ２のゲートが低いレベルでバイアスされるのに
比べ、Ｎｌ、Ｎ２は■。。−ｖｓｓｚの大きいレベルで
バイアスされる。このため、ＰｌとＮ１及びＰ２とＮ２
に同一電流を流すためには、ＰＬ、Ｐ２の寸法をＮｌ、
Ｎ２に対して大きくする必要がある。

また、第３図に示した論理振幅の旧Ｇ）Ｉレベル及びＬ
叶しベル共にレベルシフトする回路の場合は、第２図の
回路の各ＭＯ３トランジスタの導電型を反対の導電型と
し、各電源の極性を逆にした回路構成と、第２図におい
て説明した回路構成を組み合わせた回路が必要となる。

したがって、集積回路の集積度が低くなってしまうとい
う問題点がでてくる。

更に、第３図に示したレベルシフト回路においテハ、Ｐ
ＯＩ、ＮＯＩ、ＰＯ２，ＮＯ２，ｌＮＶＯ２、ｌＮＶＯ
３で構成される回路部分は、電圧電源Ｖｌｌｌｌｌ　　
ｖｓｉｚで動作しなければならない、このため、この部
分は全回路構成のうち最大の電圧が印加されることにな
り、トランジスタの耐圧上の制約を受け、その動作範囲
が制約されるほか、電ｔＡ電圧が著しく高いためにクロ
ッキングに伴う不要輻射及び消費電力の増大という大き
な問題点が生じてくる。

本発明は、従来のレベルシフト回路における上記問題点
を解決するためになされたもので、回路中に高い電源電
圧で動作する部分を必要とせず、更に簡単な回路構成で
必要とする論理レベルが得られ、且つ集積度を向上させ
たレベルシフト用集積回路を提供することを目的とする
。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、第１の一導電型のＭＯＳトラン
ジスタと第３の一導電型のＭＯＳトランジスタを直列接
続した回路と、第２の一導電型のＭＯＳトランジスタと
第４の一導電型のＭＯＳトランジスタを直列接続した回
路と、第７の他の導電型のＭＯＳトランジスタと第５の
一導電型のＭＯＳトランジスタを直列接続した回路と、
第８の他の導電型のＭＯＳトランジスタと第６の一導電
型のＭＯＳトランジスタを直列接続した回路とを、それ
ぞれ並列接続した並列接続回路からなり、且つ前記第１
のＭＯＳトランジスタのゲートと前記第２のＭＯＳトラ
ンジスタのゲートには相補的に第１の電源電圧レベルの
論理振幅を入力し、前記第３のＭＯＳトランジスタと前
記第４のＭＯＳトランジスタのゲートは共に基！１！電
圧源に接続され、前記第７のＭＯＳトランジスタのゲー
トは前記第１のＭＯＳトランジスタと前記第３のＭＯＳ
トランジスタの共通接続点に接続され、前記第８のＭＯ
Ｓトランジスタのゲートは前記第２のＭＯＳトランジス
タと前記第４のＭＯＳトランジスタの共通接続点に接続
され、前記第５のＭＯＳトランジスタのゲートは前記第
８のＭＯＳトランジスタと前記第６のＭＯＳトランジス
タの共通接続点に接続され、前記第６のＭＯＳトランジ
スタのゲートは前記第７のＭＯＳトランジスタと前記第
５のＭＯＳトランジスタの共通接続点に接続され、更に
前記並列接続回路を第２の電圧電源に接続してレベルシ
フト用集積回路を構成すこのように構成したレベルシフ
ト用集積回路においては、第１及び第２の一導電型のＭ
ＯＳトランジスタがソースフォロワとして動作し、入カ
クロソクの振幅制限及びレベルシフトが同時に行われる
。これにより簡単な回路構成で回路の一部を高電圧で動
作させる必要のないレベルシフト用集積回路が得られる
。

〔実施例〕

第１図は、本発明に係るレベルシフト用集積回路の一実
施例を示す回路構成図である。図に示すように、このレ
ベルシフト用集積回路は、第１のＮ型ＭＯＳトランジス
タＮ１のソースと第３のＮ型ＭＯＳトランジスタＮ３の
ドレインが接続された直列回路と、第２のＮ型ＭＯＳト
ランジスタＮ２のソースと第４のＮ型ＭＯ５Ｉ−ランジ
スタＮ４のドレインが接続された直列回路と、第１のＰ
型ＭＯ３トランジスタＰｌと第５のＮ型ＭＯＳトランジ
スタＮ５の各ドレインが接続された直列回路と、第２の
Ｐ型ＭＯ３トランジスタＰ２と第６のＮ型ＭＯＳ　トラ
ンジスタＮ６の各ドレインが接続された直列回路が、　
それぞれ電圧電源■。ｎｚ−■５，２間に接続されてい
る。そしてＮ３とＮ４の各ゲートは基準電圧源Ｖ　ｒｌ
ｌｆに接続され、ＰＩのゲートがＮ１のソースとＮ３の
ドレインの接続点に接続され、Ｐ２のゲートがＮ２のソ
ースとＮ４のドレインの接続点に接続され、Ｎ５のゲー
トがＰ２とＮ６の各ドレインの接続点に接続され、Ｎ６
のゲートがＰｌとＮ５の各ドレインの接続点に接続され
ている。

そして、Ｎ１とＮ２の各ゲートは、　電圧電源Ｖ　００
１−Ｖ　ＳＳ１に接続されたインバータＴＮＶＩの比゛
力端及び入力端にそれぞれ接続されており、またＰｌと
Ｎ５との接続点には電源電圧ＶＤＭｖ　ｓｓｚに接続さ
れたインバータＩＮＶ２が接続され、またＰ２とＮ６と
の接続点には同じくを源電圧ｖＤＤ！　　ＶＳＳ２に接
続されたインバータＩＮＶ３が接続されている。

次に、このように構成されたレベルシフト用集積回路の
動作について説明する。まず最初に、インハークＩＮＶ
］の入力端がＬＯ−レベルすなわち■３，１と仮定する
と、インバータＩＮＶＩの出力端は旧ＧＨレベルすなわ
ちＶＤＤＩ　となり、Ｎ１及びＮ２はソースフォロワと
して動作するので、Ｎ１のソースとＮ３のドレインの接
続点の電圧はほぼＶ　００２　となり、一方Ｎ２のゲー
トは■３，１　レベルであるので、Ｎ２のソースとＮ４
のドレインの接続点の電圧はほばｖｓｓ＋　　ｖｒとな
る。ここで■。

はＮ２のスレッシュホールド電圧である。よってＰｌの
ゲートはＶ　ＤＩＩ２にバイアスされ、一方Ｐ２のゲー
トはＶｓｓ＋　　Ｖ７の電位となるので、ＰｌがＯＦＦ
　、　Ｐ　２がＯＮシて、Ｎ５がＯＮ、Ｎ６が叶Ｆの状
態となり、インバータＩＮＶ２の出力はＨＩＧＨすなわ
ちｖ　ｎａｚ　レベル、インバータＩＮＶ３の出力はＬ
ＯＷすなわちＶ　９ｓ２　レベルとなる。

ここでインバータＩＮＶＩの人力がＬＯ−レベルすなわ
ちＶＳＳ＋からＨＩＧＩＩレベルすなわちＶＩＩＤＩに
なると、インバータＩＮＶＩの出力端はＬＯ−レベルす
なわち■３３．となり、Ｎ１及びＮ２はソースフォロワ
として動作するので、Ｎ１のソースとＮ３のドレインの
接続点の電圧はほぼＶｓｓＩ　Ｖアとなり、一方Ｎ２の
ゲートは■１．レベルであるので、Ｎ２のソースとＮ４
のドレインの接続点の電圧はほぼ■。ｏ２となる。　よ
ってＰ２のゲートはＶ　ＤＤ２にバイアスされ、一方Ｐ
１のゲートは■５，１■７の電位となるので、ＰｌがＯ
Ｎ、Ｐ２がＯＦＦして、ＰｌとＮ５のドレインがＶ　ｓ
３２　レベルから各々のＯＮ抵抗の釣り合うレベルまで
上がり、Ｎ６がＯＮしてＮ５のゲート電荷を放電しＮ５
はＯＦＦとなる。　したがってインバータＩＮＶ２の出
カバＬＯＷすなわちＶ　ｓｓｚ　レベル、インバータｒ
ＮＶ３の出力はＨＩＧＨすなわちＶＩＩＤＩ　レベルと
なる。

このようにして、インバータＩＮＶＩに入力すれる論理
振幅Ｖ　ＤＤＩ　　Ｖ　ＳＫ＋は、インバータＩＮｖ２
、ＩＮＶ３の出力で論理振幅■。。Ｚ　　ｖｓｓｔに変
換される。したがって回路の一部分を高電圧で動作させ
ることなく、簡単な回路構成でクロックのレベル変換を
実現できることになる。

上記実施例において、各ＭＯＳトランジスタの導電型を
反対の導電型とし、各電源の極性を逆にしても、同様の
作用、効果のレベルシフト機能を実現する回路が得られ
ることは言うまでもない。

［発明の効果］ 以上実施例に基づいて説明したとおり、本発明によれば
、第１及び第２の一導電型のＭＯＳトランジスタをソー
スフォロワとして動作させることにより、入力クロック
の振幅制限及びレベルシフトが同時に行われるため、簡
単な回路構成で、なおかつ回路の一部を高電圧で動作さ
せる必要のないレベルシフト用集積回路を容易に徒供す
ることができる。

【図面の簡単な説明】

第１図は、本発明に係るレベルシフト用集積回路の一実
施例を示す回路構成図、第２図は、従来のレベルシフト
回路の構成例を示す図、第３図は、第２図に示した回路
を応用したレベルシフト回路を示す図である。 図において、Ｎ１．Ｎ２．Ｎ３．Ｎ４．Ｎ５Ｎ６はＮ型
ＭＯ３トランジスタ、ＰＬ、Ｐ２はＰ型ＭＯＳトランジ
スタ、ＩＮＶＩ、ＩＮＶ２，１ＮＶ３はインバータ、■
、、、、ｆは基準電圧源を示す。 特許出願人　オリンパス光学工業株式会社代理人弁理士
　　最　　上　　健　　治第１図 ＩＮＶＩ 第２図

Claims (1)

【特許請求の範囲】
1. １、第１の一導電型のＭＯＳトランジスタと第３の一導
   電型のＭＯＳトランジスタを直列接続した回路と、第２
   の一導電型のＭＯＳトランジスタと第４の一導電型のＭ
   ＯＳトランジスタを直列接続した回路と、第７の他の導
   電型のＭＯＳトランジスタと第５の一導電型のＭＯＳト
   ランジスタを直列接続した回路と、第８の他の導電型の
   ＭＯＳトランジスタと第６の一導電型のＭＯＳトランジ
   スタを直列接続した回路とを、それぞれ並列接続した並
   列接続回路からなり、且つ前記第１のＭＯＳトランジス
   タのゲートと前記第２のＭＯＳトランジスタのゲートに
   は相補的に第１の電源電圧レベルの論理振幅を入力し、
   前記第３のＭＯＳトランジスタと前記第４のＭＯＳトラ
   ンジスタのゲートは共に基準電圧源に接続され、前記第
   ７のＭＯＳトランジスタのゲートは前記第１のＭＯＳト
   ランジスタと前記第３のＭＯＳトランジスタの共通接続
   点に接続され、前記第８のＭＯＳトランジスタのゲート
   は前記第２のＭＯＳトランジスタと前記第４のＭＯＳト
   ランジスタの共通接続点に接続され、前記第５のＭＯＳ
   トランジスタのゲートは前記第８のＭＯＳトランジスタ
   と前記第６のＭＯＳトランジスタの共通接続点に接続さ
   れ、前記第６のＭＯＳトランジスタのゲートは前記第７
   のＭＯＳトランジスタと前記第５のＭＯＳトランジスタ
   の共通接続点に接続され、更に前記並列接続回路が第２
   の電圧電源に接続されていることを特長とするレベルシ
   フト用集積回路。