JPH047824A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ３型若しくはバイポーラ型環半導体装置
の製造方法に係り、特に、電極若しくは配線部について
の加工精度の向上が図れてその動作スピードを高速化で
きる半導体装置の製造方法に関するものである。

〔従来の技術〕

この種の半導体装置としては、例えば、第３図に示すよ
うにｐ型のシリコン基板（ａ）と、このシリコン基板（
ａ）の表面にリン、ひ素等を注入して形成されたｎ＋領
領域ｂ）と、５ｉＯｚ等の電気絶縁膜（ｃ）を介して上
記シリコン基板（ａ）面上に形成されたソース電極（Ｓ
）、ゲート電極（Ｇ）、及びドレイン電極（Ｄ）等でそ
の主要部を構成するＭＯＳ型半導体装置や、第４図に示
すようにｐ型のシリコン基板（ａ）と、このシリコン基
板（ａ）にイオンを注入して形成されたＮ型領域（Ｎ）
　　・Ｐ型領域（Ｐ）　　・Ｎ型領域（Ｎ）と、電気絶
縁膜（ｃ）を介してシリコン基板（ａ）上に形成された
、エミッタ電極（Ｅ）、ベース電極（Ｂ）、及びコレク
タ電極（Ｃ）等でその主要部を構成するバイポーラ型半
導体装置等が一般的に知られて要る。

ところで、これ等の半導体装置を製造する工程中におい
て、シリコン基板（ａ）内に導入されたイオンを熱拡散
させたり、多層の配線部間に介装された電気絶縁膜（ｃ
）を平坦化させる目的で上記シリコン基板（ａ）を９０
０℃前後の高温下に晒す工程が必要であった。

このため、第５図〜第６図に示すように、シリコン基板
（ａ）上に配設される各種電極（ｇ）や多層の電気絶縁
膜（ｃ）間に介装される中間配線部（ｆ）については、
これを耐熱性の導電材料にて構成する必要があり、例え
ば、タングステン・シリサイド（ＷＳｉ２）　、モリブ
デン・シリサイド（ＭｏＳＬ　）　、チタン・シリサイ
ド（ＴｉＳｉ＋　）等高融点金属シリサイド（ＭＳｉ、
　）膜の単層体や、この高融点金属シリサイド（ＭＳｉ
、　）膜とポリシリコン膜との積層体等が利用されてい
る。

以下、後者の高融点金属シリサイド（ＭＳｉ、　）膜と
ポリシリコン膜の積層体が「ゲート電極」に適用された
ＭＯＳ型半導体装置における製造工程の一部について図
面を参照して説明すると、第７図（Ａ）に示すようにシ
リコン基板（ａ）上に電気絶縁膜としてのフィールド酸
化膜（ｉ）とゲート酸化膜（ｊ）をそれぞれ形成し、こ
の面上に第７図（Ｂ）に示すようにポリシリコン膜（ｍ
）と高融点金属シリサイド膜（ｎ）とを順次着膜した後
、この高融点金属シリサイド膜（ｎ）を多結晶化させる
ため第７図（Ｃ）に示すように高温雰囲気下に晒すポリ
サイド化アニール処理を施す。

次いで、上記ポリシリコン膜（ｍ）と高融点金属シリサ
イド膜（ｎ）との積層体（Ｓ）について通常のフォトリ
ゾグラフィー処理とエツチング処理を施すことにより（
第７図り及びＥ参照）、ゲート電極（Ｇ）を形成し、か
つ、全面を加熱酸化処理して表面にＳｉＯ□の絶縁性薄
膜（ｐ）を形成（第７図Ｆ参照）した後、この面上に層
間絶縁膜（ｑ）を成膜し、更に、ソース電極（Ｓ）　　
・ドレイン電極（Ｄ）を形成して第７図（Ｇ）に示すよ
うなＭＯＳ型半導体装置を求めるものであった。

〔発明が解決しようとする課題〕

ところで、この半導体装置を製造するに際し、上記ポリ
シリコン膜（ｍ）上に高融点金属シリサイド膜（ｎ）を
着膜させる手段としては、通常、スパッタリング法やＣ
ＶＤ　（化学的気相成長法）等が利用されている関係上
、上記ポリシリコン膜（ｍ）上の高融点金属シリサイド
膜（ｎ）は非晶質状態で着膜されていたり、あるいは、
結晶質状態にあってもその結晶粒が小さい状態で着膜さ
れているものであった。

そこで、上記ポリシリコン膜（ｍ）面上に高融点金属シ
リサイド膜（ｎ）を着膜させた後、この高融点金属シリ
サイド膜（ｎ）について上述したように１０００℃程度
の高温下において約数十分間加熱処理を施し、非晶質状
態若しくはその結晶粒が小さい結晶質状態にある高融点
金属シリサイド膜（ｎ）を結晶粒が大きい多結晶質状態
へ変化させてその導電率を上げるための「ポリサイド化
アニール工程Ａを必要としていた。

しかしながら、この１ポリサイド化アニール工程１の際
に上記高融点金属シリサイド膜（ｎ）表面が酸化を受は
易く、第７図（Ｃ）に示すようにその表面に５ｉＯ７の
薄膜（ｐｏ）が形成されて高融点金属シリサイド膜（ｎ
）表面のシリコン原子が他の部位に較べ余分に消費され
てしまう欠点があった。

従って、上記ゲート電極（Ｇ）を形成した後全面を加熱
酸化処理してその表面に５ｉｆ２の絶縁性薄膜（ｐ）を
形成する際に、ゲート電極（Ｇ）の上面側とその側壁面
側とではシリコン原子の含有量が相違しゲート電極（Ｇ
）の側壁面が余分に酸化されてしまうため、第７図（Ｆ
）に示すようにこの側壁面を所望の形状に制御できなく
なる問題点があり、この結果、得られたＭＯＳ型半導体
装置のゲート電極（Ｇ）側壁部位に微小な空洞が形成さ
れて寄生容量を増大させたり、その導電率がばらついて
半導体装置の動作スピードの劣化を招く問題点があった
。

尚、高融点金属シリサイド膜を着膜する際の着膜条件に
ついて、上記高融点金属シリサイドの一方を構成するシ
リコン原子の含有量を他方のタングステン、モリブデン
、チタン等高融点金属より余分に含有させることで上記
欠点を解消する方法も考えられるが、係る方法を採った
場合、「ポリサイド化アニール処理１の際に過剰のシリ
コン原子（Ｓｉ）が高融点金属シリサイドの結晶粒界に
偏析し易く（第８図参照）、その部位の導電率を著しく
低下させてしまう新たな弊害が現れるため現実的な解決
策にはなり得なかった。

〔課題を解決するための手段〕

本発明は以上の問題点に着目してなされたもので、その
課題とするところは、電極若しくは配線部についての加
工精度の向上が図れてその動作スピードを高速化できる
半導体装置の製造方法を提供することにある。

すなわち本発明は、半導体基板に形成された電気絶縁膜
上に、高融点金属シリサイド膜の単層体又は高融点金属
シリサイド膜とポリシリコン膜との積層体にて構成され
た電極若しくは配線部を備える半導体装置の製造方法を
前提とし、上記半導体基板の電気絶縁膜上に、高融点金
属シリサイド膜の単層体又は高融点金属シリサイド膜と
ポリシリコン膜との積層体を着膜する着膜工程と、 着膜された上記高融点金属シリサイド膜を多結晶化する
ためこの高融点金属シリサイド膜を高温雰囲気下に晒す
ポリサイド化アニール工程と、この多結晶化された高融
点金属シリサイド膜中にシリコンイオンを導入するシリ
コンイオン導入工程と、 このシリコンイオン導入工程を経た高融点金属シリサイ
ド膜の単層体又は高融点金属シリサイド膜とポリシリコ
ン膜との積層体について電極若しくは配線部に対応した
パターン形状に加工するエツチング工程、 とを具備することを特徴とするものである。

この様な技術的手段において、適用できる高融点金属シ
リサイド（ＭＳｉ、　）としては、例えば、タングステ
ン・シリサイド（ＷＳｉ２）、モリブデン・シリサイド
（ＭｏＳｉ２）、チタン・シリサイド（ＴｉＳｉ２）　
、タンタル・シリサイド（ＴａＳｉｚ　）、コバルト・
シリサイド（ＣｏＳｉ２）等があり、また、その着膜手
段としては、従来同様、スパッタリング法、ＣＶＤ法、
真空蒸着法等が利用できる。

尚、ポリシリコン膜との積層体を適用する場合には上記
着膜手段がそのまま適用できる。

また、高融点金属シリサイド膜の単層体又は高融点金属
シリサイド膜とポリシリコン膜との積層体が着膜される
電気絶縁膜としては、単結晶シリコン基板等の単結晶基
板表面を酸化処理して形成されるフィールド酸化膜やゲ
ート酸化膜、及び、ＣＶＤ法等により形成される５ｉ０
２、ＳｉＮｘ等の層間絶縁膜が該当する。

次に、シリコンイオン導入工程においてシリコンイオン
の導入手段としては、従来、不純物の導入法として広く
利用されている熱拡散法やイオン注入法等が適用できる
が、導入量の制御が容易で高融点金属シリサイド膜表面
の不足分を補給し易いイオン注入法が適している。

また、エツチング工程において上記シリコンイオン導入
工程を経た高融点金属シリサイド膜の単層体又は高融点
金属シリサイド膜とポリシリコン膜との積層体について
電極若しくは配線部に対応したパターン形状に加工する
エツチング手段としては、異方性エツチング手段である
ＲＩＥ（リアクティブ・イオン・エツチング）法や、ケ
ミカル・ドライ・エツチング法、ウェット・エツチング
法等が適用できる。

〔作用〕

上述したような技術的手段によれば、 半導体基板の電気絶縁膜上に、高融点金属シリサイド膜
の単層体又は高融点金属シリサイド膜とポリシリコン膜
との積層体を着膜する着膜工程と、着膜された上記高融
点金属シリサイド膜を多結晶化するためこの高融点金属
シリサイド膜を高温雰囲気下に晒すポリサイド化アニー
ル工程と、この多結晶化された高融点金属シリサイド膜
中にシリコンイオンを導入するシリコンイオン導入工程
と、 このシリコンイオン導入工程を経た高融点金属シリサイ
ド膜の単層体又は高融点金属シリサイド膜とポリシリコ
ン膜との積層体について電極若しくは配線部に対応した
パターン形状に加工するエツチング工程、 とを具備していることから、 電極若しくは配線部が形成された半導体基板全面を加熱
酸化処理してその表面にＳｉＯ２の絶縁性薄膜を形成す
る際、電極若しくは配線部の上面側には上記シリコンイ
オン導入処理によりシリコンイオンの不足分が補給され
ているため、この部位とその側壁面側とが均一に酸化さ
れ上記電極若しくは配線部の外表面に均等なＳｉＯ２の
絶縁性薄膜を形成することが可能となる。

〔実施例〕

以下、本発明を第１図に示すＭＯ３型トランジスタの製
法に適用した実施例について図面を参照して詳細に説明
する。

まず、第２図（Ａ）に示すようにｐ型の単結晶シリコン
基板（１）面上に通常の素子間分離工程に従ってフィー
ルド酸化膜（２）を形成した後、この基板（１）を９５
０℃の高温炉中に入れて乾燥酸素雰囲気中で酸化し、基
板（１）表面にゲート酸化膜（３）を形成する。

次に、フィールド酸化膜（２）とゲート酸化膜（３）と
が形成された基板（１）面上に、第２図（Ｂ）に示すよ
うにＣＶＤ法にて２０００人のポリシリコン膜（４）を
着膜し、続いて、スパッタリング法により２０００人の
タングステン・シリサイド膜（５）を着膜した後、窒素
雰囲気中において１０００℃、３０分間加熱処理（すな
わち、ポリサイド化アニール処理）して上記タングステ
ン・シリサイド膜（５）を結晶化させる。このとき、タ
ングステン・シリサイド膜（５）表面が酸化を受けて第
２図（Ｃ）に示すようにその表面に５ｉＯｚの薄膜（６
′）が形成され、その分、タングステン・シリサイド膜
（５）表面のシリコン原子が消費されることとなる。

そこで、このシリコン原子の消費分を補給するため、第
２図（Ｄ）に示すようにイオン注入装置を用いてシリコ
ンイオンを注入、すなわち、イオンインプランテーショ
ン（ｔｏｎ　Ｉｍｐｌａｎｔａｔｉｏｎ）する。この場
合、上記タングステン・シリサイド膜（５）中にシリコ
ンイオンを均一に分散させるため、イオンの加速電圧を
ｌＯ〜１ｏＯＫｅＶの間で数段階に分け、すなわち、初
期段階においてはこの加速電圧を強くして内部へ注入す
る一方、徐々にその加速電圧を弱めて表面に注入し、シ
リコンイオンのトータルドーズ量としてｌＸｌ０”個／
　ｃｎｆ程度行った。

このシリコンイオンを注入した後、通常のフォトリゾグ
ラフィー処理により第２図（Ｅ）に示すようにゲート電
極形成部位にレジスト膜（ｒ）を形成し、この状態でリ
アクティブ・イオン・エツチング処理を施して上記レジ
スト膜（ｒ）から露出するタングステン・シリサイド膜
（５）とポリシリコン膜（４）を除去し、第２図（Ｆ）
に示すように残留するポリシリコン膜（４）とタングス
テン・シリサイド膜（５）との積層体（７）で構成され
るゲート電極（Ｇ）を形成する。

次に、この全面について加熱酸化処理を施し、第２図（
Ｇ）に示すように表面にＳ　＋Ｏ＋の絶縁性薄膜（６）
を成膜させる。このとき、ゲート電極（Ｇ）の一部を構
成するタングステン・シリサイド膜（５）表面には上記
シリコンイオン導入処理によりシリコン原子の不足分が
補給されているため、この部位とその側壁面側とが均一
に酸化されて第２図（Ｇ）に示すようにゲート電極（Ｇ
）の外表面に均等なＳｉＯ２の絶縁性薄膜（６）を形成
することができる。

次いで、この上面側から第２図（Ｈ）に示すようにイオ
ン注入装置を用いた従来のイオン注入法により６０Ｋｅ
ｖの加速電圧条件下、５Ｘ１０”個／ｃｒｌのひ素を単
結晶シリコン基板（１）内へ注入し、かつ、加熱活性化
処理を施してｎ＋領領域８）を形成し、更に、第２図（
１）〜（Ｋ）に示すようにＳｉＯ２製の層間絶縁膜（９
）、アルミニウム製の配線部（１０）　、及び、ＳｉＯ
２製のパシベーション膜（１１）をそれぞれ形成してＭ
ＯＳ型のトランジスタを得た。

このようにこの実施例に係る製造方法によれば、エツチ
ング処理によりゲート電極（Ｇ）が設けられた単結晶シ
リコン基板（１）全面を加熱酸化処理してその表面にＳ
ｉＯ２の絶縁性薄膜（６）を形成する際、ゲート電極（
Ｇ）の一部を構成するタングステン・シリサイド膜（５
）表面にはシリコンイオン導入処理によりシリコン原子
の不足分が補給されているため、この部位とその側壁面
側とが均一に酸化されてゲート電極（Ｇ）の外表面に均
等な５ｉＯｚの絶縁性薄膜（６）を形成することができ
る。

従って、従来のようにゲート電極（Ｇ）側壁部位に微小
な空洞が形成されることがないため、寄生容量の増大や
ゲート電極（Ｇ）の導電率のばらつきが起こらず、その
動作スピードの優れたＭＯＳ型トランジスタを容易に製
造できる利点を有している。

〔発明の効果〕

本発明によれば、 電極若しくは配線部が形成された半導体基板全面を加熱
酸化処理してその表面にＳｉｎ、の絶縁性薄膜を形成す
る際、電極若しくは配線部の上面側にはシリコンイオン
導入処理によりシリコンイオンの不足分が補給されてい
るため、この部位とその側壁面側とが均一に酸化され上
記電極若しくは配線部の外表面に均等なＳｉＯ２の絶縁
性薄膜を形成することが可能となる。

従って、電極若しくは配線部の側壁部位に微小な空洞が
形成されることがないため、寄生容量の増大や導電率の
ばらつきが起こらず、その動作スピードの優れたＭＯＳ
型トランジスタを容易に製造できる効果を有している。

【図面の簡単な説明】

第１図〜第２図は本発明の実施例を示（−でおり、第１
図は実施例に係るＭＯＳ型トランジスタの構成を示す断
面図、第２図（Ａ）〜（Ｋ）はこのトランジスタの製造
工程を示す工程図であり、また、第３図はＭＯ３型半導
体装置の説明図、第４図はバイポーラ型半導体装置の説
明図、第５図はこれ等半導体装置の斜視図、第６図はこ
れ等半導体装置の断面図、第７図（Ａ）〜（Ｇ）は従来
法に係るＭＯ３型半導体装置の製造工程を示す工程図、
第８図はシリコンを過剰に含ませた場合のポリシリコン
膜と高融点金属シリサイド膜との積層体の部分拡大図を
示す。 〔符号説明〕 （１）・・・単結晶シリコン基板 （２）・・・フィールド酸化膜 （３）・・・ゲート酸化膜 （４）・・・ポリシリコン膜 （５）・・・タングステン・シリサイド膜（６）・・・
絶縁性薄膜 （７）、・・・積層体 第 図 ワ 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 　半導体基板に形成された電気絶縁膜上に、高融点金属
   シリサイド膜の単層体又は高融点金属シリサイド膜とポ
   リシリコン膜との積層体にて構成された電極若しくは配
   線部を備える半導体装置の製造方法において、 上記半導体基板の電気絶縁膜上に、高融点金属シリサイ
   ド膜の単層体又は高融点金属シリサイド膜とポリシリコ
   ン膜との積層体を着膜する着膜工程と、 着膜された上記高融点金属シリサイド膜を多結晶化する
   ためこの高融点金属シリサイド膜を高温雰囲気下に晒す
   ポリサイド化アニール工程と、この多結晶化された高融
   点金属シリサイド膜中にシリコンイオンを導入するシリ
   コンイオン導入工程と、 このシリコンイオン導入工程を経た高融点金属シリサイ
   ド膜の単層体又は高融点金属シリサイド膜とポリシリコ
   ン膜との積層体について電極若しくは配線部に対応した
   パターン形状に加工するエッチング工程、 とを具備することを特徴とする半導体装置の製造方法。