JPH1064898A

JPH1064898A - 半導体装置の製造方法

Info

Publication number: JPH1064898A
Application number: JP8234718A
Authority: JP
Inventors: Tsutomu Kubota; 勉窪田; Nobuaki Satou; 暢章佐藤; Osamu Handa; 治半田
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1996-08-16
Filing date: 1996-08-16
Publication date: 1998-03-06

Abstract

(57)【要約】【課題】酸化膜の膜厚を少ない工程数で容易かつ選択
的に増大させ、しかも酸化膜を均一に形成することので
きる、半導体装置の製造方法を提供すること。【解決手段】半導体基板１の表面上にゲート酸化膜を
形成するに際して、前記酸化膜に隣接したポリシリコン
層20又は前記表面下にフッ素21をイオン注入し、加熱処
理によってゲート酸化膜23を成長させて膜厚を増大させ
るようにした、バッファ回路部を有するダイナミックＲ
ＡＭ等の半導体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、例え
ば半導体基体の第１素子領域と第２素子領域とに互いに
ゲート酸化膜厚の異なる絶縁ゲート型電界効果トランジ
スタをそれぞれ有する半導体装置の製造方法に関するも
のである。

【０００２】

【従来の技術】従来、半導体集積回路装置（ＩＣ：Inte
grated circuit）、例えばダイナミックＲＡＭ（Random
access memory）において、周辺回路のバッファ部分の
如くゲート絶縁破壊耐圧が必要とされる回路部分では、
ＭＯＳＦＥＴ(Metal oxide semiconductor field effec
t transistor：以下、ＭＯＳトランジスタと称する。）
のゲート酸化膜の膜厚を選択的に大きくする必要があ
る。

【０００３】こうした構造を実現するための製造方法と
しては、ＬＯＣＯＳ（Local oxidation of silicon）法
や、レジストマスクとエッチングによる方法などが知ら
れている。しかしながら、これらの方法はいずれも、工
程数が多く、かつゲート酸化膜厚の均一性が不十分であ
った。これを図26〜図31に示す製造例について説明す
る。

【０００４】まず、図26に示すように、Ｐ型シリコン基
板１（これはＰ型ウエルであってよい。）の表面に、公
知のＬＯＣＯＳ法によって、例えば、第１素子領域とし
ての内部回路のメモリセルアレイ部ｍａと、第２素子領
域としての周辺回路のバッファ回路部ｂｆとを分離する
ためのフィールドＳｉＯ₂膜２を選択的に形成する。

【０００５】次いで、ＬＯＣＯＳ時の耐酸化マスクであ
る窒化シリコン膜（図示せず）をエッチングで除去し、
更に表面のＳｉＯ₂膜（パッドオキサイド：図示せず）
もエッチングで除去し、各素子領域の基板表面を露出さ
せる。

【０００６】次いで、図27に示すように、公知の熱酸化
法によって、基板１の露出面にＳｉＯ₂膜３を厚さ 150
〜160 Å程度に成長させる。

【０００７】次いで、図28に示すように、ゲート酸化膜
厚を比較的小さくしたいメモリセルアレイ部ｍａが露出
し、ゲート酸化膜厚を比較的大きくしたいバッファ回路
部ｂｆを覆うようなパターンにレジストマスク４を被着
する。

【０００８】次いで、図29に示すように、フッ酸を用い
たウエットエッチングによって、レジストマスク４で覆
われていない領域のＳｉＯ₂膜３を除去し、その表面を
露出させる。

【０００９】次いで、図30に示すように、レジストマス
ク４を除去した後、２回目の熱酸化によって上記露出面
にＳｉＯ₂膜（メモリセルアレイ部ｍａのゲート酸化
膜）５を厚さ 150〜160 Åに成長させると同時に、バッ
ファ回路部ｂｆでは上記のＳｉＯ₂膜３が更に成長して
その膜厚が増大し、ゲート酸化膜５よりも厚いＳｉＯ₂
膜（バッファ回路部ｂｆのゲート酸化膜）６となる。

【００１０】次いで、図31に示すように、公知の方法に
従って、ＣＶＤ（化学的気相成長法：Chemical vapor d
eposition)によりポリシリコン層を被着してゲート電極
形状にパターニングし、サイドウォール技術によりポリ
シリコンゲート電極７、８の側面をナイトライド膜９で
絶縁し、更にＮ型不純物のイオン注入によってＮ⁺型ソ
ース領域10、11、12、13をセルフアライン（自己整合
的）に形成し、オーミックコンタクトをとるためのチタ
ンシリサイド層14を薄く成長させた後、層間絶縁膜15を
被着してこれにコンタクトホールを形成し、各ソース電
極16、18及びドレイン電極17、19をそれぞれ被着する。

【００１１】こうして、バッファ回路部ｂｆでは比較的
厚いゲート酸化膜６（従って、しきい値電圧の高い）Ｍ
ＯＳトランジスタＴｒ₁を作製する一方、メモリセルア
レイ部ｍａでは比較的薄いゲート酸化膜５（従って、し
きい値電圧の低い）ＭＯＳトランジスタＴｒ₂を作製す
ることができる。

【００１２】即ち、両トランジスタＴｒ₁とＴｒ₂との
しきい値電圧を互いに異ならせ、前者のトランジスタＴ
ｒ₁のしきい値電圧を高くしてそのゲート絶縁破壊耐圧
を向上させ、バッファ回路用として使用可能なものとな
る。

【００１３】しかし、図26〜図31に示した製造方法に
は、次のような問題がある。（ａ）目的とするゲート酸化膜厚を得るには、１回目の
ゲート酸化処理（図27）、レジストマスクを用いたエッ
チング（図28、図29）及び２回目のゲート酸化処理（図
30）の如く、ゲート酸化を２回行う必要があり、工程数
が増える。

【００１４】（ｂ）１回目のゲート酸化処理後に、一方
のＳｉＯ₂膜３をエッチングで除去し、更にレジストマ
スク４のエッチングで除去する工程（図29）において、
メモリセルアレイ部ｍａに露出させる基板表面がエッチ
ング液（フッ酸）で荒れ易く、またこの露出面に除去さ
れたレジスト材が付着するなどの悪影響がある。この結
果、２回目のゲート酸化（図30）でメモリセルアレイ部
ｍａに成長するゲート酸化膜５の膜厚の均一性が悪くな
り、この膜質も劣化し易い。

【００１５】

【発明が解決しようとする課題】本発明の目的は、酸化
膜の膜厚を少ない工程数で容易かつ選択的に増大させ、
しかも酸化膜を均一に形成することのできる、半導体装
置の製造方法を提供することにある。

【００１６】

【課題を解決するための手段】即ち、本発明は、半導体
基体の表面上に酸化膜（例えばゲート酸化膜：以下、同
様）を形成するに際して、前記酸化膜に隣接した層（例
えばポリシリコン層：以下、同様）又は前記半導体基体
の表面下にハロゲン（例えばフッ素：以下、同様）を含
有させ、加熱処理によって酸化膜を成長させるようにし
た、半導体装置の製造方法（以下、これを第１の発明の
製造方法と称する。）に係るものである。

【００１７】第１の発明の製造方法によれば、加熱処理
によって酸化膜を成長させる際に、この酸化膜の隣接層
又は基体表面下にハロゲンを含有させているので、上記
加熱処理時にハロゲンが酸化膜中に取り込まれ、成長す
る酸化膜の膜厚を増大させることができる。これは、例
えば、酸化膜のＳｉ−Ｏ結合が取り込まれたフッ素の強
い還元力によって破壊され、遊離された酸素原子に対し
フッ素原子が置換されてＳｉ−Ｆの結合が新たに形成さ
れ、かつ、遊離酸素がＳｉとＳｉＯ₂又はポリＳｉとの
界面に拡散して酸化が更に進行する（新たなＳｉ−Ｏ結
合が生成する）からであると考えられる。従って、第１
の発明の製造方法は、既述した従来法に比べて次の如き
顕著な効果を奏する。

【００１８】（Ａ）酸化膜を形成する酸化工程が１回で
あっても、上記加熱処理によって酸化膜を成長させ、そ
の膜厚を増大させることができる。このため、酸化膜厚
を少ない工程で容易かつ選択的に増大させることができ
る。

【００１９】（Ｂ）酸化膜の膜厚を選択的に増大させる
に際し、従来のように酸化膜を除去するエッチング工程
が薄い方の酸化膜のためには不要となるから、エッチン
グによる基体表面の荒れや汚染が防止され、均一でかつ
均質な酸化膜が得られる。

【００２０】（Ｃ）また、第１の発明の製造方法では、
上記のハロゲンは酸化膜の隣接層又は基体表面下に含有
させ、加熱処理によって酸化膜中に取り込む（拡散させ
る）ことができるから、酸化膜中に直接注入する場合に
比べて、酸化膜のダメージを軽減させ、原子の置換をス
ムーズに行わせることができ、これによって得られる酸
化膜の均一性、均質性が更に向上する。

【００２１】本発明はまた、上記した（Ａ）及び（Ｂ）
と同様の特徴を生かして、膜厚の異なる複数の酸化膜を
共通の工程によってそれぞれの素子領域に効果的に形成
する方法として、半導体基体の第１素子領域（例えばバ
ッファ回路部：以下、同様）と第２素子領域（例えばメ
モリセルアレイ部：以下、同様）とに互いに膜厚の異な
る酸化膜（例えばゲート酸化膜：以下、同様）をそれぞ
れ形成するに際して、前記第１素子領域及び前記第２素
子領域に表面酸化膜をそれぞれ形成した後、前記第１素
子領域の前記表面酸化膜にハロゲンを導入し、更にアニ
ール処理を行うことによって、前記第１素子領域の表面
酸化膜（例えばゲート酸化膜：以下、同様）の膜厚を前
記第２素子領域の表面酸化膜（例えばゲート酸化膜：以
下、同様）の膜厚よりも大きくする、半導体装置の製造
方法（以下、これを第２の発明の製造方法と称する。）
も提供するものである。

【００２２】第２の発明の製造方法では、ハロゲンを表
面酸化膜に導入し、アニール処理を行うことが特徴であ
るが、上記した（Ａ）及び（Ｂ）で述べたと同様に、第
１素子領域の酸化膜の膜厚を少ない工程数で容易かつ選
択的に増大させ、しかもこの均一性及び均質性も得るこ
とができる。

【００２３】

【発明の実施の形態】第１の発明の製造方法において
は、半導体基体の表面上に酸化膜を形成した後、この酸
化膜上に隣接してポリシリコン層の如き導電材料層を形
成し、この導電材料層にハロゲンを導入し、更にアニー
ル処理によって前記酸化膜の膜厚を増大させることがで
きる。或いは、半導体基体の表面下にハロゲンを導入
し、熱酸化処理によって前記表面に酸化膜を形成するこ
ともできる。

【００２４】そして、半導体基体の第１素子領域と第２
素子領域とに互いに膜厚の異なる酸化膜をそれぞれ形成
するに際して、前記第１素子領域に対して上記のアニー
ル処理及び／又は熱酸化処理を行うことによって、前記
第１素子領域の表面酸化膜の膜厚を前記第２素子領域の
表面酸化膜の膜厚よりも大きくすることが望ましい。

【００２５】具体的には、第１素子領域と第２素子領域
とに表面酸化膜をそれぞれ形成した後、これらの表面酸
化膜上にポリシリコン層を形成し、このポリシリコン層
のうち前記第１素子領域の少なくともゲート形成領域に
ハロゲンを導入し、アニール処理によって前記第１素子
領域の前記表面酸化膜の膜厚を増大させ、更に前記ポリ
シリコン層をゲート電極形状にパターニングする工程を
経て前記第１素子領域と前記第２素子領域とに、互いに
膜厚の異なるゲート酸化膜を有する絶縁ゲート型電界効
果トランジスタ（例えばＭＯＳトランジスタ）をそれぞ
れ作製することができる。

【００２６】或いは、第１素子領域の表面下の少なくと
もゲート形成領域にハロゲンを導入し、熱酸化処理によ
って前記第１素子領域と第２素子領域とに互いに膜厚の
異なるゲート酸化膜をそれぞれ形成し、更にこれらのゲ
ート酸化膜上にポリシリコン層を形成し、このポリシリ
コン層をゲート電極形状にパターニングする工程を経て
前記第１素子領域と前記第２素子領域とに、互いに膜厚
の異なるゲート酸化膜を有する絶縁ゲート型電界効果ト
ランジスタ（例えばＭＯＳトランジスタ）をそれぞれ作
製することもできる。

【００２７】或いは、第１素子領域と第２素子領域とに
表面酸化膜をそれぞれ形成した後、これらの表面酸化膜
上にポリシリコン層を形成し、このポリシリコン層をゲ
ート電極形状にパターニングし、ソース領域及びドレイ
ン領域を半導体基体に形成し、更に前記第１素子領域の
ポリシリコンゲート電極にハロゲンを導入し、アニール
処理によって前記第１素子領域の前記表面酸化膜の膜厚
を増大させ、前記第１素子領域と前記第２素子領域と
に、互いに膜厚の異なるゲート酸化膜を有する絶縁ゲー
ト型電界効果トランジスタをそれぞれ作製することもで
きる。

【００２８】第２の発明の製造方法においては、第１素
子領域と第２素子領域とに表面酸化膜をそれぞれ形成し
た後、これらの表面酸化膜上にポリシリコン層を形成
し、このポリシリコン層を通して前記第１素子領域の少
なくともゲート形成領域の前記表面酸化膜にハロゲンを
導入し、アニール処理によって前記第１素子領域の前記
表面酸化膜の膜厚を増大させ、更に前記ポリシリコン層
をゲート電極形状にパターニングする工程を経て前記第
１素子領域と前記第２素子領域とに、互いに膜厚の異な
るゲート酸化膜を有する絶縁ゲート型電界効果トランジ
スタをそれぞれ作製することができる。

【００２９】或いは、第１素子領域と第２素子領域とに
表面酸化膜をそれぞれ形成した後、これらの表面酸化膜
上にポリシリコン層を形成し、このポリシリコン層をゲ
ート電極形状にパターニングし、ソース領域及びドレイ
ン領域を半導体基体に形成し、更に前記第１素子領域の
前記表面酸化膜にハロゲンを導入し、アニール処理によ
って前記第１素子領域の前記表面酸化膜の膜厚を増大さ
せ、前記第１素子領域と前記第２素子領域とに、互いに
膜厚の異なるゲート酸化膜を有する絶縁ゲート型電界効
果トランジスタをそれぞれ作製することもできる。

【００３０】第１及び第２の発明の製造方法において
は、ハロゲンの導入をイオン注入法によって行うのがよ
い。また、ハロゲンとして、フッ素又はフッ素化合物を
使用するのがよい。

【００３１】

【実施例】以下、本発明の実施例を説明する。

【００３２】図１〜図12は、本発明をダイナミックＲＡ
Ｍに適用した第１の実施例を示すものである。

【００３３】本実施例では、周辺回路のバッファ部分の
如くゲート絶縁破壊耐圧が必要とされる回路部分では、
ＭＳＯトランジスタのゲート酸化膜の膜厚を選択的に大
きくする必要があるが、これを少ない工程数で容易に実
現し、かつ酸化膜を均一で均質なものとするために、図
１〜図９に示す工程を適用している。

【００３４】まず、図１に示すように、Ｐ型シリコン基
板１（これはＰ型ウエルであってよい。）の表面に、公
知のＬＯＣＯＳ法によって第１素子領域としての内部回
路の例えばメモリセルアレイ部ＭＡと、第２素子領域と
しての周辺回路の例えばバッファ回路部ＢＦとを分離す
るためのフィールドＳｉＯ₂膜２を選択的に形成する。

【００３５】次いで、ＬＯＣＯＳ時の耐酸化マスクであ
る窒化シリコン膜（図示せず）をエッチングで除去し、
更に表面のＳｉＯ₂膜（パッドオキサイド：図示せず）
もエッチングで除去し、各素子領域の基板表面を露出さ
せる。

【００３６】次いで、図２に示すように、ＭＯＳトラン
ジスタのしきい値電圧を調整するための不純物のイオン
注入後に公知の熱酸化法（例えば 850〜900 ℃）によっ
て、基板１の露出面にＳｉＯ₂膜３を厚さ 150〜160 Å
程度に成長させる。

【００３７】次いで、図３に示すように、ゲート電極と
なるポリシリコン層20をＣＶＤにより全面に堆積させ
る。

【００３８】次いで、図４に示すように、ゲート酸化膜
厚を比較的小さくしたいメモリセルアレイ部ＭＡを覆
い、ゲート酸化膜厚を比較的大きくしたいバッファ回路
部ＢＦが露出するようなパターンにレジストマスク24を
被着する。

【００３９】次いで、イオン注入装置によって、フッ素
イオン21をレジストマスク24で覆われていないポリシリ
コン層20中に注入する。この注入イオンはポリシリコン
層20中に破線で示す。

【００４０】次いで、図５に示すように、ポリシリコン
層20中に電気抵抗低減のために不純物をイオン注入した
（図示せず）後、例えば 850〜900 ℃でアニール処理を
行うことによって、上記のフッ素注入領域において、フ
ッ素原子又はイオン21を活性化させる。これによって、
フッ素がＳｉＯ₂膜３中に拡散して取り込まれ、Ｓｉ−
Ｏ結合の破壊によるフッ素置換及び遊離酸素の拡散によ
って膜厚が増大したゲート酸化膜23が成長する。

【００４１】次いで、図６に示すように、公知の方法に
従って、ポリシリコン層20をゲート電極形状にパターニ
ングする。

【００４２】次いで、図７に示すように、サイドウォー
ル技術によりポリシリコンゲート電極27、28の側面をナ
イトライド膜29で絶縁し、更に、図８に示すように、Ｎ
型不純物のイオン注入によってＮ⁺型ソース領域10、1
1、12、13をセルフアライン（自己整合的）に形成す
る。

【００４３】次いで、図９に示すようにオーミックコン
タクトをとるためのチタンシリサイド層14を薄く成長さ
せた後、層間絶縁膜15を被着してこれにコンタクトホー
ルを形成し、各ソース電極16、18及びドレイン電極17、
19をそれぞれ被着する。

【００４４】なお、図７に示したサイドウォール29の形
成工程、図８に示したソース、ドレイン領域の形成工
程、更にはシリサイド形成工程等の追加の熱処理（例え
ば 850〜900 ℃）の熱エネルギーにより、ポリシリコン
層（ゲート）28中のフッ素が更に拡散し、ゲート酸化膜
23の膜厚は一層増大することになる。

【００４５】こうして、バッファ回路部ＢＦでは比較的
厚いゲート酸化膜23（従って、しきい値電圧の高い）Ｍ
ＯＳトランジスタＴＲ₁を作製する一方、メモリセルア
レイ部ＭＡでは比較的薄いゲート酸化膜３（従って、し
きい値電圧の低い）ＭＯＳトランジスタＴＲ₂を作製す
ることができる。

【００４６】即ち、両トランジスタＴＲ₁とＴＲ₂との
しきい値電圧を互いに異ならせ、前者のトランジスタＴ
Ｒ₁のしきい値電圧を高くしてそのゲート絶縁破壊耐圧
を向上させ、バッファ回路用として好適なものとなり、
回路設計の幅も拡がると共に、次に示すように、図26〜
図31の従来技術では奏し得ない作用効果を有している。

【００４７】（Ａ）マスク24を用いて選択的にフッ素を
イオン注入する工程（図４）を実施し、アニール処理
（ここでは、イオン注入後の活性化のための加熱処理を
意味し、更にサイドウォール、ソース及びドレイン領域
等の形成時の加熱処理も加えてよい。）によって膜厚が
選択的に増大した酸化膜23を形成しているので、ゲート
酸化の工程は１回（図２）で済むから、酸化膜厚を少な
い工程で容易かつ選択的に増大させることができる。そ
して、この酸化膜厚は、フッ素イオンのドーズ量又は飛
程（Ｒｐ：加速エネルギー 40keVではＲｐは0.089 μｍ
程度）で制御することができるから、イオン量及び加速
エネルギーを調整して必要な位置に必要量のフッ素を注
入するのみでゲート酸化膜の制御が可能となる。

【００４８】（Ｂ）ゲート酸化膜23の膜厚を選択的に増
大させるに際し、従来のように酸化膜を除去するエッチ
ング工程が薄い方の酸化膜のためには不要となり、最初
のゲート酸化膜３をそのまま残せるから、ＳｉＯ₂やレ
ジストマスクのエッチングによる基板１の表面の荒れや
汚染が防止され、均一でかつ均質なゲート酸化膜３を得
ることができる。

【００４９】（Ｃ）フッ素21は酸化膜に隣接したポリシ
リコン層20に注入し、加熱処理によってゲート酸化膜中
に取り込む（拡散させる）ことができるから、ゲート酸
化膜中に直接注入する場合に比べて、ゲート酸化膜のダ
メージを軽減させ、原子の置換をスムーズに行わせるこ
とができ、これによって得られるゲート酸化膜の均一
性、均質性が更に向上する。

【００５０】（Ｄ）フッ素をイオン注入したポリシリコ
ン層20はパターニング後に、そのままゲート電極として
残るので、イオン注入工程を追加するのみで、ＭＯＳト
ランジスタの製造工程は既存のものに対してそれ程変更
する必要はない。

【００５１】図10には、フッ素をイオン注入（ドーズ）
しないでゲート酸化膜を成長させた場合に対し、本実施
例のようにフッ素をドーズしてゲート酸化膜を形成した
場合を、ドーズ量を変化させて得られたゲート酸化膜の
膜厚（Ｔｏｘ）を示している（但し、加速エネルギーは
40keV、Ｒｐは0.089 μｍ程度）。これによれば、フッ
素のイオン注入又はドーズによって酸化膜が増大し、こ
れはドーズ量に応じて増大することが分かる。

【００５２】図11は、図10の各サンプルに対応したＭＯ
Ｓトランジスタのゲート酸化膜の耐圧データを示すが、
フッ素のイオン注入又はドーズとその量によって耐圧が
上昇していることは明らかである。

【００５３】図12は、種々の膜厚のゲート酸化膜に対
し、フッ素ドーズ量とアニール温度による膜厚の変化を
示すが、上記以外のフッ素ドーズ量及びアニール温度と
しても、これらによりゲート酸化膜の膜厚がフッ素を導
入しない場合より増大していることが確認された。

【００５４】図13〜図17は、本発明をダイナミックＲＡ
Ｍに適用した第２の実施例を示すものである。

【００５５】本実施例では、まず、図13に示すように、
Ｐ型シリコン基板１（これはＰ型ウエルであっていよ
い。）の表面に、公知のＬＯＣＯＳ法によって、第１素
子領域としての内部回路の例えばメモリセルアレイ部Ｍ
Ａと、第２素子領域としての周辺回路の例えばバッファ
回路部ＢＦとを分離するためのフィールドＳｉＯ₂膜２
を選択的に形成する。

【００５６】次いで、ＬＯＣＯＳ時の耐酸化マスクであ
る窒化シリコン膜（図示せず）をエッチングで除去し、
更に表面のＳｉＯ₂膜（パッドオキサイド：図示せず）
もエッチングで除去し、各素子領域の基板表面を露出さ
せる。

【００５７】次いで、図14に示すように、ＭＯＳトラン
ジスタのしきい値電圧を調整するための不純物のイオン
注入後に、ゲート酸化膜厚を比較的小さくしたいメモリ
セルアレイ部ＭＡを覆い、ゲート酸化膜厚を比較的大き
くしたいバッファ回路部ＢＦが露出するようなパターン
にレジストマスク24を被着する。

【００５８】次いで、イオン注入装置によって、フッ素
イオン31をレジストマスク24で覆われていない基板１の
露出面下に注入する。このイオン注入領域は基板１中に
31で示す。

【００５９】次いで、図15に示すように、例えば 850〜
900 ℃で熱酸化処理を行うことによって、上記のフッ素
注入領域31においてフッ素原子又はイオンが活性化され
ると共に基板１の表面に成長するＳｉＯ₂膜中に拡散し
て取り込まれ、Ｓｉ−Ｏ結合の破壊によるフッ素置換及
び遊離酸素の拡散によって膜厚が増大したゲート酸化膜
33が基板１に成長する。他方、メモリセルアレイ部ＭＡ
には、フッ素が注入されていないので、ゲート酸化膜３
はほぼそのままの厚みに残される。

【００６０】次いで、図16に示すようにゲート電極とな
るポリシリコン層30をＣＶＤにより全面に堆積させ、レ
ジストマスク34を被着する。

【００６１】次いで、図17に示すように、公知の方法に
従って、ポリシリコン層30をゲート電極形状にパターニ
ングする。

【００６２】次いで、図７に示したと同様に、サイドウ
ォール技術によりポリシリコンゲート電極37、38の側面
をナイトライド膜29で絶縁し、更に、図８に示したと同
様に、Ｎ型不純物のイオン注入によってＮ⁺型ソース領
域10、11、12、13をセルフアライン（自己整合的）に形
成する。

【００６３】次いで、図９にしたと同様に、オーミック
コンタクトをとるためのチタンシリサイド層14を薄く成
長させた後、層間絶縁膜15を被着してこれにコンタクト
ホールを形成し、各ソース電極16、18及びドレイン電極
17、19をそれぞれ被着する。

【００６４】このように、本実施例においては、上述の
第１の実施例と比べると、フッ素イオンの注入を基板１
の表面下に行っているが、同様の現象によって、バッフ
ァ回路部ＢＦでは比較的厚いゲート酸化膜33（従って、
しきい値電圧の高い）ＭＯＳトランジスタＴＲ₁を作製
する一方、メモリセルアレイ部ＭＡでは比較的薄いゲー
ト酸化膜３（従って、しきい値電圧の低い）ＭＯＳトラ
ンジスタＴＲ₂を作製することができる。

【００６５】即ち、両トランジスタＴＲ₁とＴＲ₂との
しきい値電圧を互いに異ならせ、前者のトランジスタＴ
Ｒ₁のしきい値電圧を高くしてそのゲート絶縁破壊耐圧
を向上させ、バッファ回路用として好適なものとなり、
回路設計の幅も拡がると共に、上述した第１の実施例で
述べたと同様に、従来技術では奏し得ない作用効果を有
している。但し、フッ素のイオン注入を基板１に直接行
っているので、そのドーズ量の制御が行い易く、低エネ
ルギーで済むという付加的な利点がある。

【００６６】図18〜図23は、本発明をダイナミックＲＡ
Ｍに適用した第３の実施例を示すものである。

【００６７】本実施例では、まず、図18に示すように、
Ｐ型シリコン基板１（これはＰ型ウエルであっていよ
い。）の表面に、公知のＬＯＣＯＳ法によって、第１素
子領域としての内部回路の例えばメモリセルアレイ部Ｍ
Ａと、第２素子領域としての周辺回路の例えばバッファ
回路部ＢＦとを分離するためのフィールドＳｉＯ₂膜２
を選択的に形成する。

【００６８】次いで、ＬＯＣＯＳ時の耐酸化マスクであ
る窒化シリコン膜（図示せず）をエッチングで除去し、
更に表面のＳｉＯ₂膜（パッドオキサイド：図示せず）
もエッチングで除去し、各素子領域の基板表面を露出さ
せる。

【００６９】次いで、図19に示すように、ＭＯＳトラン
ジスタのしきい値電圧を調整するための不純物のイオン
注入後に、公知の熱酸化法によって、基板１の露出面に
ＳｉＯ₂膜３を厚さ 150〜160 Å程度に成長させる。

【００７０】次いで、公知の方法に従って、ＣＶＤによ
りポリシリコン層を被着してゲート電極形状にパターニ
ングした後、図19に示すように、サイドウォール技術に
よりポリシリコンゲート電極47、48の側面をナイトライ
ド膜29で絶縁する。

【００７１】次いで、図20に示すように、Ｎ型不純物の
イオン注入によってＮ⁺型ソース領域10、11、12、13を
セルフアライン（自己整合的）に形成する。

【００７２】次いで、図21に示すように、ゲート酸化膜
厚を比較的厚くしたいバッファ回路部ＢＦが露出し、そ
れ以外を覆うパターンにレジストマスク44を被着する。

【００７３】次いで、イオン注入装置によって、フッ素
イオン41をレジストマスク44で覆われていないポリシリ
コンゲート48中に注入する。この注入イオンはポリシリ
コンゲート48中に破線で示す。

【００７４】次いで、図22に示すように、例えば 850〜
900 ℃でアニール処理を行うことによって、上記のフッ
素注入領域においてフッ素原子又はイオン41を活性化さ
せる。これによってフッ素がＳｉＯ₂膜３中に拡散して
取り込まれ、Ｓｉ−Ｏ結合の破壊によるフッ素置換及び
遊離酸素の拡散によって膜厚が増大したゲート酸化膜43
が成長する。

【００７５】次いで、図23に示すように、オーミックコ
ンタクトをとるためのチタンシリサイド層14を薄く成長
させた後、上述したように層間絶縁膜15を被着してこれ
にコンタクトホールを形成し、各ソース電極16、18及び
ドレイン電極17、19をそれぞれ被着する。

【００７６】なお、図23に示したシリサイド形成工程等
の追加の熱処理（例えば 850〜900℃）の熱エネルギー
により、ポリシリコン層（ゲート）28中のフッ素が更に
拡散し、ゲート酸化膜43の膜厚は一層増大することにな
る。

【００７７】図24は、本発明をダイナミックＲＡＭに適
用した第４の実施例を示すものである。

【００７８】本実施例は、上述した第１の実施例に比べ
て、図１〜図３の工程は同様に実施するが、図４のフッ
素イオンの注入を図24に示すようにゲート酸化膜３に対
して行う点が著しく異なる。

【００７９】即ち、図24に示すように、メモリセルアレ
イ部ＭＡを覆い、ゲート酸化膜厚を比較的大きくしたい
バッファ回路部ＢＦが露出するようなパターンにレジス
トマスク24を被着した状態で、イオン注入装置によって
フッ素イオン51をレジストマスク24で覆われていないＳ
ｉＯ₂膜３中に注入する。この注入イオンはＳｉＯ₂膜
３中に破線で示す。

【００８０】次いで、図５で述べたと同様に、例えば 8
50〜900 ℃でアニール処理を行うことによって、上記の
フッ素注入領域においてフッ素原子又はイオン51を活性
化させる。これによってフッ素がＳｉＯ₂膜３中に拡散
してＳｉ−Ｏ結合の破壊によるフッ素置換及び遊離酸素
の拡散によって膜厚が増大したゲート酸化膜が成長す
る。

【００８１】次いで、図６〜図９で述べたと同様の工程
を経て、バッファ回路部ＢＦでは比較的厚いゲート酸化
膜（従って、しきい値電圧の高い）ＭＯＳトランジスタ
を作製する一方、メモリセルアレイ部ＭＡでは比較的薄
いゲート酸化膜（従って、しきい値電圧の低い）ＭＯＳ
トランジスタを作製することができる。

【００８２】図25は、本発明をダイナミックＲＡＭに適
用した第５の実施例を示すものである。

【００８３】本実施例は上述した第３の実施例に比べ
て、図18〜図20の工程は同様に実施するが、図21のフッ
素イオンの注入を図25に示すようにゲート酸化膜３に対
して行う点が著しく異なる。

【００８４】即ち、図25に示すように、メモリセルアレ
イ部ＭＡを覆い、ゲート酸化膜を比較的大きくしたいバ
ッファ回路部ＢＦのゲート48が露出するようなパターン
にレジストマスク44を被着した状態で、イオン注入装置
によって、フッ素イオン61をレジストマスク44で覆われ
ていないＳｉＯ₂膜３中に注入する。この注入イオンは
ＳｉＯ₂膜３中に破線で示す。

【００８５】次いで、図５で述べたと同様に、例えば 8
50〜900 ℃でアニール処理を行うことによって、上記の
フッ素注入領域においてフッ素原子又はイオン61を活性
化させる。これによって、フッ素がＳｉＯ₂膜３中で拡
散してＳｉ−Ｏ結合の破壊によるフッ素置換及び遊離酸
素の拡散によって膜厚が増大したゲート酸化膜が成長す
る。

【００８６】次いで、図６〜図９で述べたと同様の工程
を経て、バッファ回路部ＢＦでは比較的厚いゲート酸化
膜（従って、しきい値電圧の高い）ＭＯＳトランジスタ
を作製する一方、メモリセルアレイ部ＭＡでは比較的薄
いゲート酸化膜（従って、しきい値電圧の低い）ＭＯＳ
トランジスタを作製することができる。

【００８７】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて種々の変形が
可能である。

【００８８】例えば、上述した酸化膜厚の増大のために
行うイオン注入に適用可能なイオン種は、フッ素単一の
元素であってよいが、これ以外でも、フッ素を含むガス
やイオン種（例えばＢＦ、ＢＦ₂、ＰＦ、ＰＦ₂）等を
用いることも可能である。或いは、周期律表におけるフ
ッ素（Ｆ）の同族元素（例えば塩素等のハロゲン）につ
いても同一の効果が期待できる。

【００８９】また、上述の実施例では、ゲート電極用の
ポリシリコン層の形成直後にフッ素（Ｆ）のイオン注入
及び酸化膜への取込みについて示したが、他のどの工程
（例えば、ゲート酸化工程の前後や、ソース、ドレイン
領域形成のためのイオン注入の前後）でも同様の効果が
期待できる。これらのイオン注入領域は、少なくとも、
膜厚を増大させたいゲート部分に対して行えばよい。

【００９０】また、イオン注入に限らず、他の導入方
法、例えばＣＶＤ等によるデポジションやスパッタ等の
ように、イオン注入技術以外の工程によるフッ素の取込
みも可能であり、これも同様の効果が期待できる。

【００９１】また、上述した各部の材質、パターンや形
成方法、半導体領域の導電型等を変化させてよいし、各
領域に作製する素子の種類も変更してよい。本発明は、
ダイナミックＲＡＭに限らず、高耐圧が要求される回路
を含む他のデバイスにも適用可能である。

【００９２】

【発明の作用効果】本発明は、上述した如く、半導体基
体の表面上に酸化膜を形成するに際して、前記酸化膜に
隣接した層又は前記表面下にハロゲンを含有させ、加熱
処理によって酸化膜を成長させるようにしているので、
この加熱処理時にハロゲンが酸化膜中に取り込まれ、成
長する酸化膜の膜厚を増大させることができる。

【００９３】従って、酸化膜を形成する酸化工程が１回
であっても、上記加熱処理によって酸化膜を成長させ、
その膜厚を増大させることができる。このため、酸化膜
厚を少ない工程で容易かつ選択的に増大させることがで
きる。しかも、酸化膜の膜厚を選択的に増大させるに際
し、従来のように酸化膜を除去するエッチング工程が薄
い方の酸化膜のためには不要となるから、エッチングに
よる基体表面の荒れや汚染が防止され、均一でかつ均質
な酸化膜を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍデバイスの製造工程の一段階の断面図である。

【図２】同製造工程の他の段階の断面図である。

【図３】同製造工程の他の段階の断面図である。

【図４】同製造工程の他の段階の断面図である。

【図５】同製造工程の他の段階の断面図である。

【図６】同製造工程の他の段階の断面図である。

【図７】同製造工程の他の段階の断面図である。

【図８】同製造工程の他の段階の断面図である。

【図９】同製造工程の更に他の段階の断面図である。

【図10】各条件で形成されたゲート酸化膜の膜厚を比較
して示すグラフである。

【図11】各条件で形成されたゲート酸化膜の耐圧を比較
して示すグラフである。

【図12】他の条件で形成されたゲート酸化膜の膜厚を比
較して示す図表である。

【図13】本発明の第２の実施例によるダイナミックＲＡ
Ｍデバイスの製造工程の一段階の断面図である。

【図14】同製造工程の他の段階の断面図である。

【図15】同製造工程の他の段階の断面図である。

【図16】同製造工程の他の段階の断面図である。

【図17】同製造工程の更に他の段階の断面図である。

【図18】本発明の第３の実施例によるダイナミックＲＡ
Ｍデバイスの製造工程の一段階の断面図である。

【図19】同製造工程の他の段階の断面図である。

【図20】同製造工程の他の段階の断面図である。

【図21】同製造工程の他の段階の断面図である。

【図22】同製造工程の他の段階の断面図である。

【図23】同製造工程の更に他の段階の断面図である。

【図24】本発明の第４の実施例によるダイナミックＲＡ
Ｍデバイスの製造工程の一段階の断面図である。

【図25】本発明の第５の実施例によるダイナミックＲＡ
Ｍデバイスの製造工程の一段階の断面図である。

【図26】従来例によるダイナミックＲＡＭデバイスの製
造工程の一段階の断面図である。

【図27】同製造工程の他の段階の断面図である。

【図28】同製造工程の他の段階の断面図である。

【図29】同製造工程の他の段階の断面図である。

【図30】同製造工程の他の段階の断面図である。

【図31】同製造工程の更に他の段階の断面図である。

【符号の説明】

１・・・シリコン基板３、23、33・・・ゲート酸化膜 10、11、12、13・・・Ｎ⁺型半導体領域（ソース又はド
レイン領域） 14・・・シリサイド層 20、27、28、37、38、47、48・・・ポリシリコン層又は
ゲート電極 21、31、41、51、61・・・注入イオン 24、34、44・・・フォトレジスト 29・・・ナイトライド膜（サイドウォール）ＴＲ₁、ＴＲ₂・・・ＭＯＳトランジスタＢＦ・・・バッファ回路部ＭＡ・・・メモリセルアレイ部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78

Claims

【特許請求の範囲】

【請求項１】半導体基体の表面上に酸化膜を形成する
に際して、前記酸化膜に隣接した層又は前記半導体基体
の表面下にハロゲンを含有させ、加熱処理によって酸化
膜を成長させるようにした、半導体装置の製造方法。
【請求項２】半導体基体の表面上に酸化膜を形成した
後、この酸化膜上に隣接して導電材料層を形成し、この
導電材料層にハロゲンを導入し、更にアニール処理によ
って前記酸化膜の膜厚を増大させる、請求項１に記載し
た製造方法。
【請求項３】半導体基体の表面下にハロゲンを導入
し、熱酸化処理によって前記表面に酸化膜を形成する、
請求項１に記載した製造方法。
【請求項４】半導体基体の第１素子領域と第２素子領
域とに互いに膜厚の異なる酸化膜をそれぞれ形成するに
際して、前記第１素子領域に対して請求項２及び／又は
３に記載した処理を行うことによって、前記第１素子領
域の表面酸化膜の膜厚を前記第２素子領域の表面酸化膜
の膜厚よりも大きくする、請求項２又は３に記載した製
造方法。
【請求項５】第１素子領域と第２素子領域とに表面酸
化膜をそれぞれ形成した後、これらの表面酸化膜上にポ
リシリコン層を形成し、このポリシリコン層のうち前記
第１素子領域の少なくともゲート形成領域にハロゲンを
導入し、アニール処理によって前記第１素子領域の前記
表面酸化膜の膜厚を増大させ、更に前記ポリシリコン層
をゲート電極形状にパターニングする工程を経て前記第
１素子領域と前記第２素子領域とに、互いに膜厚の異な
るゲート酸化膜を有する絶縁ゲート型電界効果トランジ
スタをそれぞれ作製する、請求項４に記載した製造方
法。
【請求項６】第１素子領域の表面下の少なくともゲー
ト形成領域にハロゲンを導入し、熱酸化処理によって前
記第１素子領域と第２素子領域とに互いに膜厚の異なる
ゲート酸化膜をそれぞれ形成し、更にこれらのゲート酸
化膜上にポリシリコン層を形成し、このポリシリコン層
をゲート電極形状にパターニングする工程を経て前記第
１素子領域と前記第２素子領域とに、互いに膜厚の異な
るゲート酸化膜を有する絶縁ゲート型電界効果トランジ
スタをそれぞれ作製する、請求項４に記載した製造方
法。
【請求項７】第１素子領域と第２素子領域とに表面酸
化膜をそれぞれ形成した後、これらの表面酸化膜上にポ
リシリコン層を形成し、このポリシリコン層をゲート電
極形状にパターニングし、ソース領域及びドレイン領域
を半導体基体に形成し、更に前記第１素子領域のポリシ
リコンゲート電極にハロゲンを導入し、アニール処理に
よって前記第１素子領域の前記表面酸化膜の膜厚を増大
させ、前記第１素子領域と前記第２素子領域とに、互い
に膜厚の異なるゲート酸化膜を有する絶縁ゲート型電界
効果トランジスタをそれぞれ作製する、請求項４に記載
した製造方法。
【請求項８】半導体基体の第１素子領域と第２素子領
域とに互いに膜厚の異なる酸化膜をそれぞれ形成するに
際して、前記第１素子領域及び前記第２素子領域に表面
酸化膜をそれぞれ形成した後、前記第１素子領域の前記
表面酸化膜にハロゲンを導入し、更にアニール処理を行
うことによって、前記第１素子領域の表面酸化膜の膜厚
を前記第２素子領域の表面酸化膜の膜厚よりも大きくす
る、半導体装置の製造方法。
【請求項９】第１素子領域と第２素子領域とに表面酸
化膜をそれぞれ形成した後、これらの表面酸化膜上にポ
リシリコン層を形成し、このポリシリコン層を通して前
記第１素子領域の少なくともゲート形成領域の前記表面
酸化膜にハロゲンを導入し、アニール処理によって前記
第１素子領域の前記表面酸化膜の膜厚を増大させ、更に
前記ポリシリコン層をゲート電極形状にパターニングす
る工程を経て前記第１素子領域と前記第２素子領域と
に、互いに膜厚の異なるゲート酸化膜を有する絶縁ゲー
ト型電界効果トランジスタをそれぞれ作製する、請求項
８に記載した製造方法。
【請求項10】第１素子領域と第２素子領域とに表面酸
化膜をそれぞれ形成した後、これらの表面酸化膜上にポ
リシリコン層を形成し、このポリシリコン層をゲート電
極形状にパターニングし、ソース領域及びドレイン領域
を半導体基体に形成し、更に前記第１素子領域の前記表
面酸化膜にハロゲンを導入し、アニール処理によって前
記第１素子領域の前記表面酸化膜の膜厚を増大させ、前
記第１素子領域と前記第２素子領域とに、互いに膜厚の
異なるゲート酸化膜を有する絶縁ゲート型電界効果トラ
ンジスタをそれぞれ作製する、請求項８に記載した製造
方法。
【請求項11】ハロゲンの導入をイオン注入法によって
行う、請求項１〜10のいずれか１項に記載した製造方
法。
【請求項12】ハロゲンとして、フッ素又はフッ素化合
物を使用する、請求項１〜11のいずれか１項に記載した
製造方法。