JPS58182242A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58182242A JPS58182242A JP57065021A JP6502182A JPS58182242A JP S58182242 A JPS58182242 A JP S58182242A JP 57065021 A JP57065021 A JP 57065021A JP 6502182 A JP6502182 A JP 6502182A JP S58182242 A JPS58182242 A JP S58182242A
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- Japan
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路装置に係り、特に配線部分のみを個
別設計するマスタースライス方式の半導体集積回路装置
に関する。
別設計するマスタースライス方式の半導体集積回路装置
に関する。
一般的に、マスタースライス方式の集積回路装置は、論
理素子を構成する基本素子を基本セルとし、そのセルを
固定的に配置し、任意の論理機能実現のために配線のみ
を可変とすることにより、配線以前の集積回路製造を共
通化し、多品種小量生産を可能とする。第１図に、ＭＯ
８形集積回路の基本セルアレイの様子を示す。この従来
の１層の固定配線と２層の非固定金属配線の都合３＠配
線のＭＯ８Ｏ８ツマスタースライス方式定配線につ（・
て、第２図を用いて説明する。４は配線領域５は２人力
の基本セ／Ｌ／（７）のアレイである。この基＋ 本セルはＣＭＯ８形であり、８はＰ領域、９は＋ Ｎ領域である。６はゲートとそれに接続された固定配線
である。固定配線のポリシリコン層６はゲートのポリシ
リコンを延長した形で埋め込んであり、２層の金属配線
とで、各基本セル間が配線される。固定１線６はマトリ
ックス状にある基本セルに含まれており、ゲートのポリ
シリコンと常に一体であるため、大規模集積回路が大型
化するにつれて、配線領域４が大きくなる当然ポリシリ
コン層６の配線部分が長くなるため、配線容量が大きく
なり動作の高速が望めない欠点があった。
理素子を構成する基本素子を基本セルとし、そのセルを
固定的に配置し、任意の論理機能実現のために配線のみ
を可変とすることにより、配線以前の集積回路製造を共
通化し、多品種小量生産を可能とする。第１図に、ＭＯ
８形集積回路の基本セルアレイの様子を示す。この従来
の１層の固定配線と２層の非固定金属配線の都合３＠配
線のＭＯ８Ｏ８ツマスタースライス方式定配線につ（・
て、第２図を用いて説明する。４は配線領域５は２人力
の基本セ／Ｌ／（７）のアレイである。この基＋ 本セルはＣＭＯ８形であり、８はＰ領域、９は＋ Ｎ領域である。６はゲートとそれに接続された固定配線
である。固定配線のポリシリコン層６はゲートのポリシ
リコンを延長した形で埋め込んであり、２層の金属配線
とで、各基本セル間が配線される。固定１線６はマトリ
ックス状にある基本セルに含まれており、ゲートのポリ
シリコンと常に一体であるため、大規模集積回路が大型
化するにつれて、配線領域４が大きくなる当然ポリシリ
コン層６の配線部分が長くなるため、配線容量が大きく
なり動作の高速が望めない欠点があった。
本発明は従来の３層配線のマスタースライス方式のＭＯ
８集積回路の固定配線部分を、ゲート延長上に上段の基
本セルアレイの下側まで延ばさず途中で１カ所以上切り
離して埋め込み必要に応じてのみ金属配線層とコンタク
トホールを設け、接続するそれＫよって固定配線層の配
線長が短くなるため配線容量が小さくなり、動作の高速
化を提供するものである。
８集積回路の固定配線部分を、ゲート延長上に上段の基
本セルアレイの下側まで延ばさず途中で１カ所以上切り
離して埋め込み必要に応じてのみ金属配線層とコンタク
トホールを設け、接続するそれＫよって固定配線層の配
線長が短くなるため配線容量が小さくなり、動作の高速
化を提供するものである。
本発明の構成を第３図にて説明する。これは、ＣＭＯ８
形のマスタースライス方式の集積回路で領域で６はゲー
トのポリシリコン（一部配線として使用する）でＰチャ
ンネル、Ｎチャンネルトランジスタを形成している。
形のマスタースライス方式の集積回路で領域で６はゲー
トのポリシリコン（一部配線として使用する）でＰチャ
ンネル、Ｎチャンネルトランジスタを形成している。
本発明では、６のゲートポリシリコンの延長上に、配線
としてのポリシリコン層１ｏを配置してゲート６の延長
上のポリシリコンを短（している。
としてのポリシリコン層１ｏを配置してゲート６の延長
上のポリシリコンを短（している。
つまり１０の切り離し固定配線は４の配線領域にゲート
の延長上に各セルアレイと同様に並んで埋め込まれた状
態となる。この固定配線６，１ｏはすべての集積回路に
共通で、個別配線する際の金属２層配線において６の配
線領域がいっばいで使えないときに限り１０と金属配線
のコンタクトホールな設は配線するわけである。
の延長上に各セルアレイと同様に並んで埋め込まれた状
態となる。この固定配線６，１ｏはすべての集積回路に
共通で、個別配線する際の金属２層配線において６の配
線領域がいっばいで使えないときに限り１０と金属配線
のコンタクトホールな設は配線するわけである。
次に本発明の実施例について＠４図、第５図を参照して
説明する。各々の図は第２図、第３図と同様０ＭＯ８形
のマスタースライス方式の集積回路で、６及び１０の固
定配線と金属の２層配線で個別配線な行った例である。
説明する。各々の図は第２図、第３図と同様０ＭＯ８形
のマスタースライス方式の集積回路で、６及び１０の固
定配線と金属の２層配線で個別配線な行った例である。
ＷＪ５図は従来の固定配線６の様子である。１１はＸ方
向の金属配線、１２はＹ方向の金属配線、１３は６のポ
リシリコンと１１のコンタクト、１５は１１と１２のコ
ンタクトをあられす。固定配線６は配線領域４の上下い
っはいまで延びている。
向の金属配線、１２はＹ方向の金属配線、１３は６のポ
リシリコンと１１のコンタクト、１５は１１と１２のコ
ンタクトをあられす。固定配線６は配線領域４の上下い
っはいまで延びている。
コンタクト１３により基本セルに信号が入力としてはい
るが、コンタクトより上の部分（ゲートにはいらない部
分）は浮遊容量として増加し好ましくない。そこで本発
明例である第４図は第５図の固定配線６を１カ所切り離
した例で６と１０に分けて埋め込まれている第４図と第
５図には、６本のゲートが示されているが、左から１本
めと５本めを注目すると、第４図ではコンタクト１４、
金属配線１６とで６と１０を接続している。これはそれ
ぞれ１１が６の配線部分とコンタクトがとれないためｌ
Ｏとコンタクトをとり１４→１６→１４→６となってい
る。ゆえ、その２本のみが配線層１゛かふえるが、残り
の４本は途中までしか６がないため、第５図に較べて、
容量が小さくなり、動作が高速となる。
るが、コンタクトより上の部分（ゲートにはいらない部
分）は浮遊容量として増加し好ましくない。そこで本発
明例である第４図は第５図の固定配線６を１カ所切り離
した例で６と１０に分けて埋め込まれている第４図と第
５図には、６本のゲートが示されているが、左から１本
めと５本めを注目すると、第４図ではコンタクト１４、
金属配線１６とで６と１０を接続している。これはそれ
ぞれ１１が６の配線部分とコンタクトがとれないためｌ
Ｏとコンタクトをとり１４→１６→１４→６となってい
る。ゆえ、その２本のみが配線層１゛かふえるが、残り
の４本は途中までしか６がないため、第５図に較べて、
容量が小さくなり、動作が高速となる。
本発明は以上に説明したように、３１Ｉｉｉ配線のＭＯ
８形マスタースライス方式において固定配線部を途中切
り離して埋め込むことにより、配線長が短くなり、容量
が小さくでき、高速に動作させる効果がある。
８形マスタースライス方式において固定配線部を途中切
り離して埋め込むことにより、配線長が短くなり、容量
が小さくでき、高速に動作させる効果がある。
第１図は基本セルを使用したときのＭＯ８形マスタース
ライス方式のチップ全体図、第２図は基本セル部におい
ての従来の固定配線、第３図は本発明の固定配線、第４
図は本発明の個別配縁例、第５図は従来の個別配線例、
を各々示す。 なお図にお（・て、１・・・・・・入出力７７７７回路
及びパッド領域、２・・・・・・電源線及びグランド線
部、３．４・・・・・・個別の配線領域、５・・・・・
・基本セルアレ１１・・・・・・金属配線第１層（Ｘ方
向の配線）、１２・・・・・・金属配ｌ／！Ｊ第２１ｉ
１（Ｙ方向の配線）、１３・・・・・・６と１１のコン
タクト、１４・・・・・・６と１６のコンタクト（この
例では１３と同じコンタクト）、１５・・・・・・１１
と１２のコンタクト、１６・・・・・・６と１０の金属
配線（この例では１１と同じ金属）、である。 ３ 草 ノ 図 ＃２目 翠３図 ） 犠 −−−□−一一□−八
ライス方式のチップ全体図、第２図は基本セル部におい
ての従来の固定配線、第３図は本発明の固定配線、第４
図は本発明の個別配縁例、第５図は従来の個別配線例、
を各々示す。 なお図にお（・て、１・・・・・・入出力７７７７回路
及びパッド領域、２・・・・・・電源線及びグランド線
部、３．４・・・・・・個別の配線領域、５・・・・・
・基本セルアレ１１・・・・・・金属配線第１層（Ｘ方
向の配線）、１２・・・・・・金属配ｌ／！Ｊ第２１ｉ
１（Ｙ方向の配線）、１３・・・・・・６と１１のコン
タクト、１４・・・・・・６と１６のコンタクト（この
例では１３と同じコンタクト）、１５・・・・・・１１
と１２のコンタクト、１６・・・・・・６と１０の金属
配線（この例では１１と同じ金属）、である。 ３ 草 ノ 図 ＃２目 翠３図 ） 犠 −−−□−一一□−八
Claims (1)
- マスタースライス方式の半導体集積回路装置において、
ゲートと接続する固定配線が隣接するゲートアレイ間の
配線領域内で少なく′とも１カ所切り離された構造を有
することを％黴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065021A JPS58182242A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065021A JPS58182242A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182242A true JPS58182242A (ja) | 1983-10-25 |
| JPH0434309B2 JPH0434309B2 (ja) | 1992-06-05 |
Family
ID=13274898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065021A Granted JPS58182242A (ja) | 1982-04-19 | 1982-04-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182242A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110137A (ja) * | 1983-11-18 | 1985-06-15 | Sanyo Electric Co Ltd | 半導体装置 |
| US4910574A (en) * | 1987-04-30 | 1990-03-20 | Ibm Corporation | Porous circuit macro for semiconductor integrated circuits |
| JP2012124510A (ja) * | 2007-08-02 | 2012-06-28 | Tela Innovations Inc | 集積回路デバイス |
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| US9673825B2 (en) | 2006-03-09 | 2017-06-06 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US9704845B2 (en) | 2010-11-12 | 2017-07-11 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US9711495B2 (en) | 2006-03-09 | 2017-07-18 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9741719B2 (en) | 2006-03-09 | 2017-08-22 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
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| JPS5621364A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of semiconductor integrated circuit |
-
1982
- 1982-04-19 JP JP57065021A patent/JPS58182242A/ja active Granted
Patent Citations (1)
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| US10141334B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US10141335B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures |
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| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10020321B2 (en) | 2008-03-13 | 2018-07-10 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on two gate electrode tracks |
| US10658385B2 (en) | 2008-03-13 | 2020-05-19 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on four gate electrode tracks |
| US10727252B2 (en) | 2008-03-13 | 2020-07-28 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
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| US9704845B2 (en) | 2010-11-12 | 2017-07-11 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434309B2 (ja) | 1992-06-05 |
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