JPH047877A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH047877A JPH047877A JP2109198A JP10919890A JPH047877A JP H047877 A JPH047877 A JP H047877A JP 2109198 A JP2109198 A JP 2109198A JP 10919890 A JP10919890 A JP 10919890A JP H047877 A JPH047877 A JP H047877A
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- Japan
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- thin film
- film transistor
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- gate
- drain
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 24
- 239000010408 film Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000001947 vapour-phase growth Methods 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000000370 acceptor Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタに関する。
特公昭６０−２５１６６７号には、第４図にあるような
スタガ型薄膜トランジスタが提案されている。絶縁基板
２０１上にドナーあるいはアクセプタとなる不純物を含
んだ多結晶シリコンを堆積し、バターニングしてソース
・ドレイン領域２０２を形成する。次に、真性多結晶シ
リコン膜２０３を積層してパターニングし、その後、ゲ
ート絶縁膜２０４とゲート電極２０５を積層してコンタ
クトホールを開口したのち、ソース・ドレイン電極端子
２０６を形成して完成する。
スタガ型薄膜トランジスタが提案されている。絶縁基板
２０１上にドナーあるいはアクセプタとなる不純物を含
んだ多結晶シリコンを堆積し、バターニングしてソース
・ドレイン領域２０２を形成する。次に、真性多結晶シ
リコン膜２０３を積層してパターニングし、その後、ゲ
ート絶縁膜２０４とゲート電極２０５を積層してコンタ
クトホールを開口したのち、ソース・ドレイン電極端子
２０６を形成して完成する。
しかし、前述の薄膜トランジスタでは、ソース・ドレイ
ン領域端部の段差が急なため、ゲート電極及びゲート配
線の形成時に前記の段差部でゲート電極及びゲート配線
に割れが入り易い。また、割れが入らない場合でもトラ
ンジスタ形成後、ゲート電極に電圧を印加すると、ソー
ス・ドレイン領域の段差部が鋭いために電界集中が起こ
り、ゲ−ト耐圧を著しく低下させて［７まう。
ン領域端部の段差が急なため、ゲート電極及びゲート配
線の形成時に前記の段差部でゲート電極及びゲート配線
に割れが入り易い。また、割れが入らない場合でもトラ
ンジスタ形成後、ゲート電極に電圧を印加すると、ソー
ス・ドレイン領域の段差部が鋭いために電界集中が起こ
り、ゲ−ト耐圧を著しく低下させて［７まう。
本発明は、このような従来の問題点を解決するもので、
その目的とするところは、ゲート耐圧が高く 再現性の
良い薄膜トランジスタを提供することである。
その目的とするところは、ゲート耐圧が高く 再現性の
良い薄膜トランジスタを提供することである。
本発明の薄膜トランジスタは、ソース領域及びドレイン
領域の周辺部の断面形状を絶縁基板とのなす角度を４５
度より小さくしたことを特徴とする。
領域の周辺部の断面形状を絶縁基板とのなす角度を４５
度より小さくしたことを特徴とする。
第１図（ａ）〜（ｆ）は、本発明の実施例における薄膜
トランジスタの製造工程毎の断面図である。
トランジスタの製造工程毎の断面図である。
本発明の実施例における薄膜トランジスタは、第１図（
ｆ）で示す構造をしている。
ｆ）で示す構造をしている。
１０１は絶縁基板、１０３はソース・ドレイン領域、１
０４はチャネル領域となる真性多結晶シリコン薄膜、１
０５はゲート絶縁膜、１０６はゲート電極、１０７はソ
ース・ドレイン電極端子である。
０４はチャネル領域となる真性多結晶シリコン薄膜、１
０５はゲート絶縁膜、１０６はゲート電極、１０７はソ
ース・ドレイン電極端子である。
以下詳細に説明する。
まず、絶縁基板１０１上にドナーあるいはアクセプタと
なる不純物を含んだ多結晶シリコン薄膜１０２を形成す
る（第１図（ａ））。本実施例では絶縁基板としてガラ
ス基板を、不純物としてリンを用い、ガラス基板上にホ
スフィンＰＨ３とシランＳｉＨ４の混合したガスで減圧
気相成長法により前記多結晶シリコン薄膜を１５００人
程度堆積したが、これに限定するものではなく、１００
０から３０００人が望ましい膜厚である。次に、前記薄
膜上にレジストを形成後、ＣＦ４と０２の混合のプラズ
マにより、前記薄膜をバターニングし、ソース・ドレイ
ン領域１０３を形成する。このとき、０２に対してＣＦ
４の量を減らすことにより（第２図）、パターンの段差
の傾斜に４５度以下の傾斜をつける（第１図（ｂ））。
なる不純物を含んだ多結晶シリコン薄膜１０２を形成す
る（第１図（ａ））。本実施例では絶縁基板としてガラ
ス基板を、不純物としてリンを用い、ガラス基板上にホ
スフィンＰＨ３とシランＳｉＨ４の混合したガスで減圧
気相成長法により前記多結晶シリコン薄膜を１５００人
程度堆積したが、これに限定するものではなく、１００
０から３０００人が望ましい膜厚である。次に、前記薄
膜上にレジストを形成後、ＣＦ４と０２の混合のプラズ
マにより、前記薄膜をバターニングし、ソース・ドレイ
ン領域１０３を形成する。このとき、０２に対してＣＦ
４の量を減らすことにより（第２図）、パターンの段差
の傾斜に４５度以下の傾斜をつける（第１図（ｂ））。
この傾斜は後のゲート電極形成時に発生するゲート電極
の割れを防止する目的を持つ。ゲート電極の割れはソー
ス・ドレイン領域の段差部の傾斜角に大きく依存し、傾
斜を緩やかにすれば無くなるが、はぼ４５度を境に割れ
は発生しない。次に、不純物を含まない真性多結晶シリ
コン薄膜１０４を気相成長法により２５０人程堆積層し
、バターニングして（第１図（Ｃ）） 、チャネル領域
を形成する。
の割れを防止する目的を持つ。ゲート電極の割れはソー
ス・ドレイン領域の段差部の傾斜角に大きく依存し、傾
斜を緩やかにすれば無くなるが、はぼ４５度を境に割れ
は発生しない。次に、不純物を含まない真性多結晶シリ
コン薄膜１０４を気相成長法により２５０人程堆積層し
、バターニングして（第１図（Ｃ）） 、チャネル領域
を形成する。
次にシリコン酸化膜を気相成長法により積層し、ゲート
絶縁膜１０５を形成する（第１図（ｄ））。
絶縁膜１０５を形成する（第１図（ｄ））。
次に、ゲート電極となるクロムをスパッタ法により前述
のソース・ドレイン領域とチャネル領域を覆って積層し
、ソース・ドレイン領域とオーバーラツプさせてバター
ニングし、ゲート電極１０６を形成する（第１図（ｅ）
）。概して、段差被覆に乏しいスパッタ膜であっても、
４５度以下の傾斜では十分な被覆が得られる。これによ
り、ゲート耐圧は４５度を境に大幅に向上する。（第３
図）。その後、コンタクトホールを開口し、ソース・ド
レイン電極端子１０７を形成して完成する（第１図（ｆ
））。
のソース・ドレイン領域とチャネル領域を覆って積層し
、ソース・ドレイン領域とオーバーラツプさせてバター
ニングし、ゲート電極１０６を形成する（第１図（ｅ）
）。概して、段差被覆に乏しいスパッタ膜であっても、
４５度以下の傾斜では十分な被覆が得られる。これによ
り、ゲート耐圧は４５度を境に大幅に向上する。（第３
図）。その後、コンタクトホールを開口し、ソース・ド
レイン電極端子１０７を形成して完成する（第１図（ｆ
））。
尚、ここにあげた実施例はあくまでも一実施例に過ぎな
い。
い。
本発明の薄膜トランジスタは次のような優れた効果を有
する。
する。
第１に、ソース・ドレイン領域端部ての段差の傾斜が緩
やかであることから、ゲート酸化膜及びゲート電極に対
しそれぞれ段差被覆に乏しい気相成長５ｉ０２及びスパ
ッタＣｒを用いることができ、プロセスの低温化がはか
れ、低コストで製造できる。
やかであることから、ゲート酸化膜及びゲート電極に対
しそれぞれ段差被覆に乏しい気相成長５ｉ０２及びスパ
ッタＣｒを用いることができ、プロセスの低温化がはか
れ、低コストで製造できる。
第２に、ソース・ドレイン領域の段差部においてゲート
電極の割れが完全に無くなり、素子の信頼性が向上する
。
電極の割れが完全に無くなり、素子の信頼性が向上する
。
第３に、ゲート耐圧が向上し、静電気による絶縁破壊に
強くなることから、製造工程中、およびトランジスタ形
成後の取扱いが容易となり、量産性に優れる。
強くなることから、製造工程中、およびトランジスタ形
成後の取扱いが容易となり、量産性に優れる。
第４に、不用な電界集中が生じないことから、ゲート絶
縁膜の膜厚を薄くてき、素子の小型化、すなわち素子の
集積化が可能である。
縁膜の膜厚を薄くてき、素子の小型化、すなわち素子の
集積化が可能である。
本発明の薄膜トランジスタを例えば、近年、薄型デイス
プレィとして注目を集めているアクティブマトリックス
液晶表示装置の液晶駆動素子に応用すれば、低欠陥で高
精細なデイスプレィを製造できる。
プレィとして注目を集めているアクティブマトリックス
液晶表示装置の液晶駆動素子に応用すれば、低欠陥で高
精細なデイスプレィを製造できる。
第１図（ａ）〜（ｆ）は、本発明の実施例を示す薄膜ト
ランジスタの製造工程断面図である。 第２図は、本発明の一使用ガスの比と角度の相関関係を
示す図。 第３図は、ゲート耐圧の向上を示す図である。 第４図は、従来の薄膜トランジスタの構造を示す断面図
である。 １０６・ ・ １０７・ ・ ２０１ ・ φ ２０２・ ・ ２０３ ・ ・ ２０４ ・ ・ ２０５・ ・ ２０６φ ・ ゲート電極 ソース・ドレイン電極端子 絶縁基板 ソース・ドレイン領域 真性多結晶シリコン膜 ゲート絶縁膜 ゲート電極 ソース・ドレイン電極端子 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）１０１・・
・絶縁基板 １０２・・・不純物を含んだ多結晶シリコン薄膜 １０３・・・ソース・ドレイン領域 １０４・・・真性多結晶シリコン薄膜 １０５・・・ゲート絶縁膜 ○２／ＣＦ４ （ｄ＞ （ｆ） 第１図 角度じ］ 第３図
ランジスタの製造工程断面図である。 第２図は、本発明の一使用ガスの比と角度の相関関係を
示す図。 第３図は、ゲート耐圧の向上を示す図である。 第４図は、従来の薄膜トランジスタの構造を示す断面図
である。 １０６・ ・ １０７・ ・ ２０１ ・ φ ２０２・ ・ ２０３ ・ ・ ２０４ ・ ・ ２０５・ ・ ２０６φ ・ ゲート電極 ソース・ドレイン電極端子 絶縁基板 ソース・ドレイン領域 真性多結晶シリコン膜 ゲート絶縁膜 ゲート電極 ソース・ドレイン電極端子 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）１０１・・
・絶縁基板 １０２・・・不純物を含んだ多結晶シリコン薄膜 １０３・・・ソース・ドレイン領域 １０４・・・真性多結晶シリコン薄膜 １０５・・・ゲート絶縁膜 ○２／ＣＦ４ （ｄ＞ （ｆ） 第１図 角度じ］ 第３図
Claims (1)
- 絶縁基板上にドナーあるいはアクセプタとなる不純物
を添加した半導体薄膜からなるソース領域及びドレイン
領域と前記ソース領域及び前記ドレインを結ぶように設
けられた半導体薄膜からなるチャネル領域と前記チャネ
ル領域を被覆するゲート絶縁膜と前記ゲート絶縁膜を介
して設けられたゲート電極を具備した薄膜トランジスタ
において、前記ソース領域及び前記ドレイン領域の周辺
部の断面形状を前記絶縁基板となす角度４５度より小さ
くしたことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109198A JPH047877A (ja) | 1990-04-25 | 1990-04-25 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109198A JPH047877A (ja) | 1990-04-25 | 1990-04-25 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047877A true JPH047877A (ja) | 1992-01-13 |
Family
ID=14504106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109198A Pending JPH047877A (ja) | 1990-04-25 | 1990-04-25 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047877A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567958A (en) * | 1995-05-31 | 1996-10-22 | Motorola, Inc. | High-performance thin-film transistor and SRAM memory cell |
| JP2005223049A (ja) * | 2004-02-04 | 2005-08-18 | Ricoh Co Ltd | 半導体装置、半導体装置の製造方法、および表示装置 |
| JP2005223048A (ja) * | 2004-02-04 | 2005-08-18 | Ricoh Co Ltd | 半導体装置、半導体装置の製造方法、および表示装置 |
| CN100401529C (zh) * | 2003-12-12 | 2008-07-09 | 株式会社神户制钢所 | 金刚石半导体器件及其制造方法 |
| JP2012054575A (ja) * | 2004-09-20 | 2012-03-15 | Samsung Mobile Display Co Ltd | 有機薄膜トランジスタ及びこれを備えた平板表示装置 |
-
1990
- 1990-04-25 JP JP2109198A patent/JPH047877A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567958A (en) * | 1995-05-31 | 1996-10-22 | Motorola, Inc. | High-performance thin-film transistor and SRAM memory cell |
| CN100401529C (zh) * | 2003-12-12 | 2008-07-09 | 株式会社神户制钢所 | 金刚石半导体器件及其制造方法 |
| JP2005223049A (ja) * | 2004-02-04 | 2005-08-18 | Ricoh Co Ltd | 半導体装置、半導体装置の製造方法、および表示装置 |
| JP2005223048A (ja) * | 2004-02-04 | 2005-08-18 | Ricoh Co Ltd | 半導体装置、半導体装置の製造方法、および表示装置 |
| JP2012054575A (ja) * | 2004-09-20 | 2012-03-15 | Samsung Mobile Display Co Ltd | 有機薄膜トランジスタ及びこれを備えた平板表示装置 |
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