JPH01272146A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
- Publication number
- JPH01272146A JPH01272146A JP63101762A JP10176288A JPH01272146A JP H01272146 A JPH01272146 A JP H01272146A JP 63101762 A JP63101762 A JP 63101762A JP 10176288 A JP10176288 A JP 10176288A JP H01272146 A JPH01272146 A JP H01272146A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- type
- silicon thin
- film transistor
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title description 4
- 230000000295 complement effect Effects 0.000 title description 2
- 239000010409 thin film Substances 0.000 claims description 88
- 229910052710 silicon Inorganic materials 0.000 claims description 54
- 239000010703 silicon Substances 0.000 claims description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 21
- 239000010408 film Substances 0.000 description 12
- 239000000370 acceptor Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリ・ツクス方式の液晶デイスプ
レィや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。更に詳しくは薄膜トラ
ンジスタで形成される相補型ＭＯ３構造（ＣＭＯ３ｍ造
）の薄膜トランジスタに関する。
レィや、イメージセンサや３次元集積回路などに応用さ
れる薄膜トランジスタに関する。更に詳しくは薄膜トラ
ンジスタで形成される相補型ＭＯ３構造（ＣＭＯ３ｍ造
）の薄膜トランジスタに関する。
従来のＣＭＯ３構造薄膜トランジスタは、例えば ＩＮ
ＴＥＲＮＡＴＩＯＮＡＬ ＤＩＳＰＬＡＹ ＲＥＳ
ＥＡＲＣＨＣ０ＮＦＥＲＥＮＣＥ１９８５ Ｐ９〜１
３に示される様に、ｐ型薄膜トランジスタを、ホウ素等
のアクセプタとなるイオンをイオン注入法でソース及び
ドレイン領域にゲート電極をマスクとしてドープして形
成していた０次にｎ型薄膜トランジスタをフォトレジス
ト等を用いて選択的にリン等のドナーとなるイオンをイ
オン注入法でドープして形成していた。
ＴＥＲＮＡＴＩＯＮＡＬ ＤＩＳＰＬＡＹ ＲＥＳ
ＥＡＲＣＨＣ０ＮＦＥＲＥＮＣＥ１９８５ Ｐ９〜１
３に示される様に、ｐ型薄膜トランジスタを、ホウ素等
のアクセプタとなるイオンをイオン注入法でソース及び
ドレイン領域にゲート電極をマスクとしてドープして形
成していた０次にｎ型薄膜トランジスタをフォトレジス
ト等を用いて選択的にリン等のドナーとなるイオンをイ
オン注入法でドープして形成していた。
しかし、従来の薄膜トランジスタは次のような問題点を
有しいた。
有しいた。
イオン注入法を用いて、ソース及びドレイン領域を形成
するため、高価なイオン注入装置の使用が不可欠であり
、更に２回のイオン注入が必要であり装置の処理能力を
小さなものにしていた。又液晶デイスプレィに応用する
場合、基板の大型化は不可欠であるが、イオンビームの
径を大型化するのが困難であり、−枚の基板を処理する
のに多大な時間を要してしまい大型基板対応（３０μｍ
ｏ程度）のイオン注入装置は実現されていなかった。さ
らに、イオン注入後にドーパントを活性化させるために
基板を高温に保持する必要があり、使用する基板が限定
されてしまった。
するため、高価なイオン注入装置の使用が不可欠であり
、更に２回のイオン注入が必要であり装置の処理能力を
小さなものにしていた。又液晶デイスプレィに応用する
場合、基板の大型化は不可欠であるが、イオンビームの
径を大型化するのが困難であり、−枚の基板を処理する
のに多大な時間を要してしまい大型基板対応（３０μｍ
ｏ程度）のイオン注入装置は実現されていなかった。さ
らに、イオン注入後にドーパントを活性化させるために
基板を高温に保持する必要があり、使用する基板が限定
されてしまった。
本発明は、このような問題点を解決するものであり、そ
の目的とするところは、大型基板上に低いプロセス温度
で形成可能なＣＭＯ３構造薄膜トランジスタを提供する
ことにある。
の目的とするところは、大型基板上に低いプロセス温度
で形成可能なＣＭＯ３構造薄膜トランジスタを提供する
ことにある。
本発明の半導体装置は、絶縁基板上にドナーとなる不純
物を添加したシリコン薄膜をソース領域及びドレイン領
域とするｎ型薄膜トランジスタと、該絶縁基板上にアク
セプタとなる不純物を添加したシリコン薄膜をノンドー
プシリコン薄膜を介してソース領域及びドレイン領域と
するＰ型薄膜トランジスタを具備したことを特徴とする
。
物を添加したシリコン薄膜をソース領域及びドレイン領
域とするｎ型薄膜トランジスタと、該絶縁基板上にアク
セプタとなる不純物を添加したシリコン薄膜をノンドー
プシリコン薄膜を介してソース領域及びドレイン領域と
するＰ型薄膜トランジスタを具備したことを特徴とする
。
又、本発明の半導体装置は、絶縁基板上にアクセプタと
なる不純物を添加したシリコン薄膜をソース領域及びド
レイン領域とするｎ型薄膜トランジスタと、該絶縁基板
上にドナーとなる不純物を添加したシリコン薄膜をノン
ドープシリコン薄膜を介してソース領域及びドレイン領
域とするｎ型Ｎｌｌ！トランジスタを具備したことを特
徴とする。
なる不純物を添加したシリコン薄膜をソース領域及びド
レイン領域とするｎ型薄膜トランジスタと、該絶縁基板
上にドナーとなる不純物を添加したシリコン薄膜をノン
ドープシリコン薄膜を介してソース領域及びドレイン領
域とするｎ型Ｎｌｌ！トランジスタを具備したことを特
徴とする。
以下実施例に基づいて、本発明の詳細な説明する。第１
図に本発明による薄膜トランジスタの１例を示す、（ａ
）は上視図であり、（ｂ）はＡＡ′における断面図。
図に本発明による薄膜トランジスタの１例を示す、（ａ
）は上視図であり、（ｂ）はＡＡ′における断面図。
ガラス、石英、サファイア等の絶縁基板１０１上にドナ
ーとなる不純物を添加した多結晶シリコン非晶質シリコ
ン等のシリコン薄膜から成るｎ型シリコン薄膜１０２が
ｎ型薄膜トランジスタのチャネル長の間隔Ｌ１を隔てて
形成されている。−方絶縁基板１０１上にノンドープの
多結晶シリコン、非晶質シリコン等のシリコン薄膜１０
３がｎ型薄膜トランジスタのチャネル長し２の間隔を隔
てて形成されており、シリコン＃ＪＩｉ１０３上に同じ
形状でアクセプタとなる不純物を添加した多結晶シリコ
ン、非晶質シリコン等のｐ型シリコン薄膜１０４が形成
されている。２つのｎ型シリコンｉ［１０２の上側で接
し、ｎ型トランジスタのチャネル幅Ｗｌの幅で両者を結
ぶ線に、多結晶シリコン、非晶質シリコン等のシリコン
薄膜から成る半導体層１０５が形成されている。同様に
２つのｐ型シリコン薄１１１１０４の上側で接し、ｎ型
薄膜トランジスタのチャネル幅Ｗ２の幅で両者を結ぶ様
に多結晶シリコン、非晶質シリコン等のシリコン薄膜か
ら成る半導体層１０５が形成されている。
ーとなる不純物を添加した多結晶シリコン非晶質シリコ
ン等のシリコン薄膜から成るｎ型シリコン薄膜１０２が
ｎ型薄膜トランジスタのチャネル長の間隔Ｌ１を隔てて
形成されている。−方絶縁基板１０１上にノンドープの
多結晶シリコン、非晶質シリコン等のシリコン薄膜１０
３がｎ型薄膜トランジスタのチャネル長し２の間隔を隔
てて形成されており、シリコン＃ＪＩｉ１０３上に同じ
形状でアクセプタとなる不純物を添加した多結晶シリコ
ン、非晶質シリコン等のｐ型シリコン薄膜１０４が形成
されている。２つのｎ型シリコンｉ［１０２の上側で接
し、ｎ型トランジスタのチャネル幅Ｗｌの幅で両者を結
ぶ線に、多結晶シリコン、非晶質シリコン等のシリコン
薄膜から成る半導体層１０５が形成されている。同様に
２つのｐ型シリコン薄１１１１０４の上側で接し、ｎ型
薄膜トランジスタのチャネル幅Ｗ２の幅で両者を結ぶ様
に多結晶シリコン、非晶質シリコン等のシリコン薄膜か
ら成る半導体層１０５が形成されている。
また金属、透明導電膜等から成る入力電極１０６が５ｉ
Ｏｚ 、ＳｉＮ、５ｉＯＮ等のゲート絶縁膜を介してｎ
型薄膜トランジスタ及びｎ型薄膜トランジスタのｎ型シ
リコン薄膜１０２及びＰ型シリコン薄［１０４と重なり
、チャネル部の半導体層１０５を被覆する様に形成され
ており、ｎ型薄膜トランジスタとｎ型薄膜トランジスタ
の入力電極１０６は接続されている。これと全体を覆う
様にＳｉＯ２，５ＬＯｎ、５ｉＯＮ等の絶縁層１０７が
形成されており、ｎ型シリコン薄膜１０２及びｐ型シリ
コン薄膜１０３上に電気的にコンタクトをとるためにコ
ンタクトホール１１０が設けられており、それらを金属
、透明導電膜等の導電性材料で出力電極１０８、電源供
給電極１０９が配線されており、ＣＭＯ３構造を構成し
ている。
Ｏｚ 、ＳｉＮ、５ｉＯＮ等のゲート絶縁膜を介してｎ
型薄膜トランジスタ及びｎ型薄膜トランジスタのｎ型シ
リコン薄膜１０２及びＰ型シリコン薄［１０４と重なり
、チャネル部の半導体層１０５を被覆する様に形成され
ており、ｎ型薄膜トランジスタとｎ型薄膜トランジスタ
の入力電極１０６は接続されている。これと全体を覆う
様にＳｉＯ２，５ＬＯｎ、５ｉＯＮ等の絶縁層１０７が
形成されており、ｎ型シリコン薄膜１０２及びｐ型シリ
コン薄膜１０３上に電気的にコンタクトをとるためにコ
ンタクトホール１１０が設けられており、それらを金属
、透明導電膜等の導電性材料で出力電極１０８、電源供
給電極１０９が配線されており、ＣＭＯ３構造を構成し
ている。
第２図は製造工程を示す断面図である。
第２図（ａ）の工程
絶縁基板２０１に接してドナーとなる不純物を添加した
ｎ型シーリコン薄ＩＩ！２０２を減圧ＣＶＤ法、プラズ
マＣＶＤ法、真空蒸着法等で形成する。その膜厚は５０
０〜５０００人が望ましい。
ｎ型シーリコン薄ＩＩ！２０２を減圧ＣＶＤ法、プラズ
マＣＶＤ法、真空蒸着法等で形成する。その膜厚は５０
０〜５０００人が望ましい。
第２図（ｂ）の工程
絶縁基板２０１全体を覆う様にノンドープのシリコン薄
膜２０３と、アクセプタとなる不純物を添加したｐ型シ
リコン薄膜２０４を減圧ＣＶＤ法、プラズマＣＶＤ法、
真空蒸着法等で形成する。ノンドープのシリコン薄Ｈ２
Ｏ３と、ｐ型シリコン薄膜２０４は同一の装置で連続し
て形成しても別々の装置で形成してもよい、こん両者の
膜厚はそれぞれ５００〜５０００Ａが望ましい、このノ
ンドープのシリコン薄膜は、ｐ型シリコン薄膜２０４中
のアクセプタとなる不純物がｎ型シリコン薄膜２０２中
へ拡散するのを防ぐ、特に減圧ＣＶＤ法等の高温でｐ型
シリコン薄膜２０４を形成する場合有効となる。
膜２０３と、アクセプタとなる不純物を添加したｐ型シ
リコン薄膜２０４を減圧ＣＶＤ法、プラズマＣＶＤ法、
真空蒸着法等で形成する。ノンドープのシリコン薄Ｈ２
Ｏ３と、ｐ型シリコン薄膜２０４は同一の装置で連続し
て形成しても別々の装置で形成してもよい、こん両者の
膜厚はそれぞれ５００〜５０００Ａが望ましい、このノ
ンドープのシリコン薄膜は、ｐ型シリコン薄膜２０４中
のアクセプタとなる不純物がｎ型シリコン薄膜２０２中
へ拡散するのを防ぐ、特に減圧ＣＶＤ法等の高温でｐ型
シリコン薄膜２０４を形成する場合有効となる。
第２図（ｃ）の工程
ノンドープのシリコン薄膜２０３と、ｐ型シリコン薄膜
２０４をフォトリソグラフィー法を用いて同時に島状に
加工する。ｐ型シリコシ薄膜２０４及びノンドープシリ
コン薄膜２０３はエツチング法；エツチングガス等を変
えることなく同時にエツチングが可能である。ｎ型薄膜
トランジスタのソース、ドレイン領域を形成するｎ型シ
リコン゛薄ＩＩ！２０２及びｎ型薄膜トランジスタのソ
ース、ドレイン領域を形成するρ型シリコン薄膜２０４
は、２図の成膜工程と２図のフォトリソグラフィー工程
により形成され、ドナーあるいはアクセプタとなる不純
物が相互に影響することなく形成される。
２０４をフォトリソグラフィー法を用いて同時に島状に
加工する。ｐ型シリコシ薄膜２０４及びノンドープシリ
コン薄膜２０３はエツチング法；エツチングガス等を変
えることなく同時にエツチングが可能である。ｎ型薄膜
トランジスタのソース、ドレイン領域を形成するｎ型シ
リコン゛薄ＩＩ！２０２及びｎ型薄膜トランジスタのソ
ース、ドレイン領域を形成するρ型シリコン薄膜２０４
は、２図の成膜工程と２図のフォトリソグラフィー工程
により形成され、ドナーあるいはアクセプタとなる不純
物が相互に影響することなく形成される。
第２図（ｄ）の工程
２つのｎ型シリコン薄膜２０２及び２つのｐ型シリコン
薄膜２０４を結ぶ様に減圧ＣＶＤ法、プラズマＣＶＤ法
、真空蒸着法等により半導体層２０５を形成する。これ
ら全体を覆う様にゲート絶縁膜２０７を減圧ＣＶＤ法、
プラズマＣＶＤ法、スパッタ法等により形成する。その
膜厚は、１０００〜５０００Ａが望ましい、更にゲート
絶縁膜２０７に接して入力電極２０６が、ＣＶＤ法、ス
パッタ法等により形成する。
薄膜２０４を結ぶ様に減圧ＣＶＤ法、プラズマＣＶＤ法
、真空蒸着法等により半導体層２０５を形成する。これ
ら全体を覆う様にゲート絶縁膜２０７を減圧ＣＶＤ法、
プラズマＣＶＤ法、スパッタ法等により形成する。その
膜厚は、１０００〜５０００Ａが望ましい、更にゲート
絶縁膜２０７に接して入力電極２０６が、ＣＶＤ法、ス
パッタ法等により形成する。
第２図（ｅ）の工程
これら全体を覆う様に絶縁膜２１１を減圧ＣＶＤ法、プ
ラズマＣＶＤ法、スパッタ法等により形成し、ｎ型シリ
コン薄ｐｌＡ２０２及びｐ型シリコン薄膜２０４上にコ
ンタクトホール２１０を設け、出力電極２０８電源供給
電ｆ！２０９を、ＣＶＤ法、スパッタ法等により形成す
る。
ラズマＣＶＤ法、スパッタ法等により形成し、ｎ型シリ
コン薄ｐｌＡ２０２及びｐ型シリコン薄膜２０４上にコ
ンタクトホール２１０を設け、出力電極２０８電源供給
電ｆ！２０９を、ＣＶＤ法、スパッタ法等により形成す
る。
以上の工程により、第１図゛に示した構造の半導体装置
を得ることができた。
を得ることができた。
尚ドナーとなる不純物を添加したｎ型シリコン薄膜２０
２を最初に形成したが、アクセプタとなる不純物を添加
しなρ型シリコン薄膜を最初に形成し、次にノンドープ
のシリコン薄膜、次にドナーとなる不純物を添加したｎ
型シリコン薄膜を形成しても、構わない。
２を最初に形成したが、アクセプタとなる不純物を添加
しなρ型シリコン薄膜を最初に形成し、次にノンドープ
のシリコン薄膜、次にドナーとなる不純物を添加したｎ
型シリコン薄膜を形成しても、構わない。
第３図（ａ）に本発明により形成したｎ型薄膜トランジ
スタの特性を、第３図（ｂ）にｎ型薄膜トランジスタの
特性を示す、これらより明らかな様に、大きなＯＮ電流
、小さなＯＦＦ電流が同時に実現できており、ノンドー
プのシリコン薄膜２０３によりｐ型シリコン薄膜２０４
中のアクセプタとなる不純物がｎ型シリコン薄ｐＡ２０
２中へ拡散するのが妨げている。
スタの特性を、第３図（ｂ）にｎ型薄膜トランジスタの
特性を示す、これらより明らかな様に、大きなＯＮ電流
、小さなＯＦＦ電流が同時に実現できており、ノンドー
プのシリコン薄膜２０３によりｐ型シリコン薄膜２０４
中のアクセプタとなる不純物がｎ型シリコン薄ｐＡ２０
２中へ拡散するのが妨げている。
本発明は次のようなすぐれた効果を有する。
第１に同一絶縁基板上にイオン注入装置を使用すること
なく、ｎ型薄膜トランジスタとｎ型薄膜トランジスタを
同時に実現できる。
なく、ｎ型薄膜トランジスタとｎ型薄膜トランジスタを
同時に実現できる。
第２のｎ型薄膜小うンジスタのソース、ドレイン領域の
ドナーとなる不純物とｎ型薄膜トランジスタのソース、
ドレイン領域のアクセプタとなる不純物が相互に影響す
ることなく形成できる。
ドナーとなる不純物とｎ型薄膜トランジスタのソース、
ドレイン領域のアクセプタとなる不純物が相互に影響す
ることなく形成できる。
第３に、量産性に富む、ＣＶＤ法、スパッタ法、真空蒸
着法のみで形成可能であり、しかも大型基板への対応も
容易である。
着法のみで形成可能であり、しかも大型基板への対応も
容易である。
第４に、ｎ型薄膜トランジスタ及びｎ型薄膜トランジス
タの特性は、それぞれの不純物が相互に影響を与えるこ
とがないため、大きなＯＮ電流、小さなＯＦＦ電流が同
時に実現できる。
タの特性は、それぞれの不純物が相互に影響を与えるこ
とがないため、大きなＯＮ電流、小さなＯＦＦ電流が同
時に実現できる。
第５に、ｎ型薄膜トランジスタ及びｎ型薄膜トランジス
タのソース及びドレイン領域が、２図の膜形成と２回の
フォトリソグラフィー法という短い工程で形成できる。
タのソース及びドレイン領域が、２図の膜形成と２回の
フォトリソグラフィー法という短い工程で形成できる。
第６に基板を高温に保持する工程がないため、安価なガ
ラス基板を基板として使用でき、低コスト化できる。
ラス基板を基板として使用でき、低コスト化できる。
第１図（ａ）（ｂ）は本発明による薄膜トランジスタの
構造を示し、＜ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）〜（ｅ）は本発明による薄膜トランジスタ
の製造工程を示す断面図である。 第３図（ａ）は本発明によるｎ型薄膜トランジスタの特
性図、第３図（ｂ）はｐ型薄膜トランジスタの特性図で
ある。 １０１．２０１・・・絶縁基板 １０２．２０２・・・ｎ型シリコン薄膜１０３．２０３
・・・シリコン薄膜 １０４．２０４・・・ｎ型シリコン薄膜１０５．２０５
・・・半導体層 １０６．２０６・・・入力電極 １０７．２１１・・・絶縁層 １０８．２０８・・・出力電極 １０９．２０９・・・電源供給電極 １１０．２１０・・・コンタクトホール２０７・・・・
・・・ゲート絶縁膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）（α） （トノ 、？Ｉ２ Ｖｅｒｓ （ｖｏｊ！ｔ ） （α） Ｖ、Ｓ （叫り （ｂ） 防 ３旧
構造を示し、＜ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）〜（ｅ）は本発明による薄膜トランジスタ
の製造工程を示す断面図である。 第３図（ａ）は本発明によるｎ型薄膜トランジスタの特
性図、第３図（ｂ）はｐ型薄膜トランジスタの特性図で
ある。 １０１．２０１・・・絶縁基板 １０２．２０２・・・ｎ型シリコン薄膜１０３．２０３
・・・シリコン薄膜 １０４．２０４・・・ｎ型シリコン薄膜１０５．２０５
・・・半導体層 １０６．２０６・・・入力電極 １０７．２１１・・・絶縁層 １０８．２０８・・・出力電極 １０９．２０９・・・電源供給電極 １１０．２１０・・・コンタクトホール２０７・・・・
・・・ゲート絶縁膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）（α） （トノ 、？Ｉ２ Ｖｅｒｓ （ｖｏｊ！ｔ ） （α） Ｖ、Ｓ （叫り （ｂ） 防 ３旧
Claims (2)
- （１）絶縁基板上に、ドナーとなる不純物を添加したシ
リコン薄膜をソース領域及びドレイン領域とするｎ型薄
膜トランジスタと、該絶縁基板上に、アクセプタとなる
不純物を添加したシリコン薄膜をノンドープシリコン薄
膜を介してソース領域及びドレイン領域とするｐ型薄膜
トランジスタを具備したことを特徴とする半導体装置。 - （２）絶縁基板上に、アクセプタとなる不純物を添加し
たシリコン薄膜をソース領域及びドレイン領域とするｐ
型薄膜トランジスタと、該絶縁基板上にドナーとなる不
純物を添加したシリコン薄膜をノンドープシリコン薄膜
を介してソース領域及びドレイン領域とするｎ型薄膜ト
ランジスタを具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101762A JP2699401B2 (ja) | 1988-04-25 | 1988-04-25 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101762A JP2699401B2 (ja) | 1988-04-25 | 1988-04-25 | 相補型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272146A true JPH01272146A (ja) | 1989-10-31 |
| JP2699401B2 JP2699401B2 (ja) | 1998-01-19 |
Family
ID=14309244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101762A Expired - Lifetime JP2699401B2 (ja) | 1988-04-25 | 1988-04-25 | 相補型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699401B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281828A (en) * | 1991-09-20 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor with reduced leakage current |
| US7067844B2 (en) | 1990-11-20 | 2006-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US7098479B1 (en) | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US7576360B2 (en) | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
-
1988
- 1988-04-25 JP JP63101762A patent/JP2699401B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067844B2 (en) | 1990-11-20 | 2006-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US7423290B2 (en) | 1990-11-26 | 2008-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US7098479B1 (en) | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7576360B2 (en) | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
| US5281828A (en) * | 1991-09-20 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor with reduced leakage current |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2699401B2 (ja) | 1998-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5124768A (en) | Thin film transistor and active matrix assembly including same | |
| JPH01302769A (ja) | 逆スタガー型シリコン薄膜トランジスタの製造方法 | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH01272146A (ja) | 相補型半導体装置及びその製造方法 | |
| JPS6113670A (ja) | 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ | |
| JPH01246863A (ja) | 半導体装置及び製造方法 | |
| JP2618199B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3210196B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPS6336574A (ja) | 薄膜トランジスタ | |
| US4774207A (en) | Method for producing high yield electrical contacts to N+ amorphous silicon | |
| JP2864658B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH047877A (ja) | 薄膜トランジスタ | |
| JPH03222370A (ja) | 薄膜トランジスタ | |
| JPS63250178A (ja) | 薄膜半導体装置の製造方法 | |
| JPH0425700B2 (ja) | ||
| JP2522364B2 (ja) | 薄膜電界効果型トランジスタの製造方法 | |
| JPS63193568A (ja) | 薄膜トランジスタ | |
| JPH11135797A (ja) | 積層膜の形状加工方法およびそれを利用した薄膜トランジスタの製造方法 | |
| JPS61231765A (ja) | 薄膜半導体装置の製造方法 | |
| JPH07321106A (ja) | 酸化シリコン薄膜の改質方法および薄膜トランジスタの製造方法 | |
| JPH07115203A (ja) | 薄膜および薄膜の製造方法およびそれを用いた薄膜トランジスタ | |
| JPH01276768A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0330296B2 (ja) | ||
| JPH055186B2 (ja) | ||
| JP3255752B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080926 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080926 Year of fee payment: 11 |