JPH0478908A - クロック制御装置 - Google Patents
クロック制御装置Info
- Publication number
- JPH0478908A JPH0478908A JP2193738A JP19373890A JPH0478908A JP H0478908 A JPH0478908 A JP H0478908A JP 2193738 A JP2193738 A JP 2193738A JP 19373890 A JP19373890 A JP 19373890A JP H0478908 A JPH0478908 A JP H0478908A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- inhibition
- inhibit
- condition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はクロック制御方式に関し、
クロック抑止の遅れを解消することを目的とし、複数の
装置が同一のクロックで動作し、第１および第２の抑止
条件発生により各装置の該クロックを抑止するシステム
において、全装置に設けられ、第１の抑止条件発生時に
クロック抑止信号を生成する第１のクロック抑止信号生
成回路と、全装置のうちの特定の装置に設けられ、第２
の抑止条件発生時にクロック抑止信号を生成し、他の全
装置に送出する第２のクロック抑止信号生成回路とを設
け、第２の抑止条件発生時には特定の該装置がクロック
抑止信号を発生して全装置のクロックを抑止し、第１の
抑止条件発生時には全装置がそれぞれクロック抑止信号
を発生して各々のクロックを抑止するように構成する。
装置が同一のクロックで動作し、第１および第２の抑止
条件発生により各装置の該クロックを抑止するシステム
において、全装置に設けられ、第１の抑止条件発生時に
クロック抑止信号を生成する第１のクロック抑止信号生
成回路と、全装置のうちの特定の装置に設けられ、第２
の抑止条件発生時にクロック抑止信号を生成し、他の全
装置に送出する第２のクロック抑止信号生成回路とを設
け、第２の抑止条件発生時には特定の該装置がクロック
抑止信号を発生して全装置のクロックを抑止し、第１の
抑止条件発生時には全装置がそれぞれクロック抑止信号
を発生して各々のクロックを抑止するように構成する。
〔産業上の利用分野］
本発明はクロック制御方式の改良に関する。
データ処理システムの多くは、物理的に分離した複数の
論理モジュール（装置またはＬＳＩ、以下装置と称する
）より構成され、装置間でデータの受渡しを行いながら
データ処理を行っている。
論理モジュール（装置またはＬＳＩ、以下装置と称する
）より構成され、装置間でデータの受渡しを行いながら
データ処理を行っている。
これらの装置は通常同一のクロックにより同期して動作
し、装置間のデータ転送は所定のクロックサイクルで行
われているが、ある特殊な条件が発生しデータ転送がそ
のサイクルで終了しない場合は、データを受は取る側の
クロックを抑止する制御が必要となる。
し、装置間のデータ転送は所定のクロックサイクルで行
われているが、ある特殊な条件が発生しデータ転送がそ
のサイクルで終了しない場合は、データを受は取る側の
クロックを抑止する制御が必要となる。
このため、従来では、抑止条件を検出した特定の装置が
自己を含む全装置にクロック抑止信号／クロック抑止要
求信号を送出してクロック抑止を行っているが、抑止す
べきクロックの前縁に間に合わなければならない。
自己を含む全装置にクロック抑止信号／クロック抑止要
求信号を送出してクロック抑止を行っているが、抑止す
べきクロックの前縁に間に合わなければならない。
しかし、複数の抑止条件のうち、ある特定の抑止条件の
確定、検出が特に遅いと、その抑止条件でシステムの１
サイクルの時間が決定し、システムの性能を低下させる
。
確定、検出が特に遅いと、その抑止条件でシステムの１
サイクルの時間が決定し、システムの性能を低下させる
。
このため、クロック抑止条件検出の遅れに基づく性能低
下を防止するクロック制御方式が求められている。
下を防止するクロック制御方式が求められている。
キャッシュメモリシステムを例として従来技術を説明す
る。
る。
第５図はシステム構成例を表す図、第６図は従来例の具
体回路（その１）を表す図、第７図は第６図におけるキ
ャツシュヒツト時のタイムチャート図、第８図は第６図
における抑止条件発生時のタイムチャート図、第９図は
従来例の具体回路（その２）を表す図、第１０図は第９
図におけるキャツシュヒツト時のタイムチャート図、第
１１図は第９図における抑止条件発生時のタイムチャー
ト図である。
体回路（その１）を表す図、第７図は第６図におけるキ
ャツシュヒツト時のタイムチャート図、第８図は第６図
における抑止条件発生時のタイムチャート図、第９図は
従来例の具体回路（その２）を表す図、第１０図は第９
図におけるキャツシュヒツト時のタイムチャート図、第
１１図は第９図における抑止条件発生時のタイムチャー
ト図である。
第５図において、１１はメモリアクセス制御装置で、抑
止条件発生時にクロック抑止信号／クロック抑止要求信
号を生成し、自己を含む全装置に生成したクロック抑止
信号／クロック抑止要求信号を送出してクロック抑止制
御を行う。１２はプロセッサユニットＣＰＵで、キャッ
シュメモリ１３．レジスタ群１６．メインメモリ１５を
アクセスして所定のデータ処理を行う。１３はアクセス
対象のデータが存在しないときミスヒツト信号ＭＩＳＨ
ＩＴをＯＮにするキャッシュメモリ、１４は各装置共通
のクロックＣＬＫ１を生成するクロック生成回路、１５
はメインメモリ、１６はレジスタ群、６はメモリアクセ
ス制御装置１１． ＣＰＵ １２．キャッシュメモリ１
３間でアドレス／アクセスモード／データの転送を行う
ためのバス、７はメインメモリ１５． レジスタ群１
６と、メモリアクセス制御装置１１との間でアドレス／
データの転送を行うためのバス、ＣＬＫ ２は抑止対象
のクロックで受信用クロックである。
止条件発生時にクロック抑止信号／クロック抑止要求信
号を生成し、自己を含む全装置に生成したクロック抑止
信号／クロック抑止要求信号を送出してクロック抑止制
御を行う。１２はプロセッサユニットＣＰＵで、キャッ
シュメモリ１３．レジスタ群１６．メインメモリ１５を
アクセスして所定のデータ処理を行う。１３はアクセス
対象のデータが存在しないときミスヒツト信号ＭＩＳＨ
ＩＴをＯＮにするキャッシュメモリ、１４は各装置共通
のクロックＣＬＫ１を生成するクロック生成回路、１５
はメインメモリ、１６はレジスタ群、６はメモリアクセ
ス制御装置１１． ＣＰＵ １２．キャッシュメモリ１
３間でアドレス／アクセスモード／データの転送を行う
ためのバス、７はメインメモリ１５． レジスタ群１
６と、メモリアクセス制御装置１１との間でアドレス／
データの転送を行うためのバス、ＣＬＫ ２は抑止対象
のクロックで受信用クロックである。
以上構成のキャッシュメモリシステムにおいて、ＣＰＵ
１２は、通常アクセスモードとしてメモリアクセスモ
ードをメモリアクセス制御装置１１に送出すると同時に
、バス６にアドレスを出力してキャッシュメモリ１３を
アクセスする。
１２は、通常アクセスモードとしてメモリアクセスモ
ードをメモリアクセス制御装置１１に送出すると同時に
、バス６にアドレスを出力してキャッシュメモリ１３を
アクセスする。
キャッシュメモリ１３にアクセス対象のデータが存在す
ればバス６にそのデータが出力され、クロック抑止は行
われずに１メモリサイクルでＣＰＵ １２に受信される
。
ればバス６にそのデータが出力され、クロック抑止は行
われずに１メモリサイクルでＣＰＵ １２に受信される
。
該当データが存在しないときは、キャッシュメモリ１３
はＭＩＳＨＩＴをＯＮとし、これを受信したメモリアク
セス制御装置１１では、クロック抑止信号生成回路１７
でクロック抑止信号／クロック抑止要求信号（ＣＬＫＳ
Ｐ／ＣＬＫＳＰＲＱ）を生成し、ＣＰＵ １２に送出し
てクロック抑止を行うとともに、メインメモリ１５より
対応するデータを読出してバス６に出力した後クロック
抑止を解除する。
はＭＩＳＨＩＴをＯＮとし、これを受信したメモリアク
セス制御装置１１では、クロック抑止信号生成回路１７
でクロック抑止信号／クロック抑止要求信号（ＣＬＫＳ
Ｐ／ＣＬＫＳＰＲＱ）を生成し、ＣＰＵ １２に送出し
てクロック抑止を行うとともに、メインメモリ１５より
対応するデータを読出してバス６に出力した後クロック
抑止を解除する。
ＣＰＵ １２では、ＣＬＫＳＰ／ＣＩＪＳＰＲＱを受信
すると、受信用クロックＣＬＫ ２を抑止して受信を待
機し、抑止解除後の次のクロックでバス６に出力された
データを受信する。
すると、受信用クロックＣＬＫ ２を抑止して受信を待
機し、抑止解除後の次のクロックでバス６に出力された
データを受信する。
ＣＰＵ １２は、場合によりレジスタ群１６をアクセス
する。またメインメモリ１６を直接アクセスする。
する。またメインメモリ１６を直接アクセスする。
これらのアクセスでは、データをハス７からバス６にデ
ータを転送する必要から、クロック抑止が行われる。こ
のため、メモリアクセス制御装置１１の他の抑止条件検
出回路１８が、アクセスモードで通知されたこれらの抑
止条件を検出し、前述したミスヒツト時と同様なりロッ
ク抑止制御を行う。
ータを転送する必要から、クロック抑止が行われる。こ
のため、メモリアクセス制御装置１１の他の抑止条件検
出回路１８が、アクセスモードで通知されたこれらの抑
止条件を検出し、前述したミスヒツト時と同様なりロッ
ク抑止制御を行う。
以上のごとくキャッシュメモリシステムでは、メモリア
クセス制御装置（特定の装置）１１が抑止条件を検出し
てクロック抑止信号／クロック抑止要求信号を生成し、
ＣＰＵ １２ （他の装置）のクロック抑止制御を行っ
ている。
クセス制御装置（特定の装置）１１が抑止条件を検出し
てクロック抑止信号／クロック抑止要求信号を生成し、
ＣＰＵ １２ （他の装置）のクロック抑止制御を行っ
ている。
第６図は１クロツタサイクルでデータを受信する場合の
具体回路例を示したものである。
具体回路例を示したものである。
図において、キャッシュメモ１月３から入力されたＭＩ
ＳＨＩＴ信号はオアゲートＧｌｌで他の抑止条件とオア
されＦＦＩＩで保持される。そしてオアゲートＧ１１の
出力とＦＦＩＩの出力とがオアゲートＧ１２でオアされ
た後クロック抑止信号ＣＬＫＳＰとしてＣＰＵ １２に
出力される。一方解除条件はＦＦＩＩのに端子に入力さ
れ、解除条件発生でＣＬＫＳＰがＯＦＦされる。
ＳＨＩＴ信号はオアゲートＧｌｌで他の抑止条件とオア
されＦＦＩＩで保持される。そしてオアゲートＧ１１の
出力とＦＦＩＩの出力とがオアゲートＧ１２でオアされ
た後クロック抑止信号ＣＬＫＳＰとしてＣＰＵ １２に
出力される。一方解除条件はＦＦＩＩのに端子に入力さ
れ、解除条件発生でＣＬＫＳＰがＯＦＦされる。
ＣＰＵ １２では、受信したＣＬＫＳＰをインバータＮ
２を通してアンドゲートＧ２１に入力し、ＣＬＫＩをゲ
ートして受信用クロックＣＬＫ ２を生成する。
２を通してアンドゲートＧ２１に入力し、ＣＬＫＩをゲ
ートして受信用クロックＣＬＫ ２を生成する。
同時にメモリアクセス制御装置１１内でもアンドゲート
Ｇ１３により同様にＣＬＫ ２が生成される。
Ｇ１３により同様にＣＬＫ ２が生成される。
以上構成の回路において、抑止条件が発生しない場合、
即ちキャツシュヒツト時のタイムチャートを第７図に示
している。この図では、受信用クロックＣＬＫ ２が抑
止されず、１クロツタサイクルでデータが受信されるこ
とが示されている。
即ちキャツシュヒツト時のタイムチャートを第７図に示
している。この図では、受信用クロックＣＬＫ ２が抑
止されず、１クロツタサイクルでデータが受信されるこ
とが示されている。
第８図は抑止条件が発生した場合を示したもので、抑止
条件発生の立ち上がりから、解除条件の立ち下がりまで
の期間のクロック抑止信号ＣＬＫＳＰが生成される。こ
の信号により、ＣＬＫ ２は２サイクル分のクロックが
抑止され、解除後の次のクロな場合を示したもので、メ
モリアクセス制御装置１１は、第６図と同じクロック抑
止信号生成回路より出力されたクロック抑止信号をクロ
ック抑止要求信号ＣＬＫＳＰＲＱとしてＣＰＵ １２に
出力し、ＣＰＵ １２では、Ｄタイプフリップフロップ
ＦＦ２１により１クロック分遅延させてクロック抑止信
号ＣＬＫＳＰを生成している。
条件発生の立ち上がりから、解除条件の立ち下がりまで
の期間のクロック抑止信号ＣＬＫＳＰが生成される。こ
の信号により、ＣＬＫ ２は２サイクル分のクロックが
抑止され、解除後の次のクロな場合を示したもので、メ
モリアクセス制御装置１１は、第６図と同じクロック抑
止信号生成回路より出力されたクロック抑止信号をクロ
ック抑止要求信号ＣＬＫＳＰＲＱとしてＣＰＵ １２に
出力し、ＣＰＵ １２では、Ｄタイプフリップフロップ
ＦＦ２１により１クロック分遅延させてクロック抑止信
号ＣＬＫＳＰを生成している。
第１０図はキャツシュヒツト時のタイムチャートを示し
たもので、クロック抑止は行われず、２クロツクサイク
ルで受信されることを示している。
たもので、クロック抑止は行われず、２クロツクサイク
ルで受信されることを示している。
抑止条件発生時は、第１１図に示すように、１サイクル
のクロック以降でクロックが抑止され、抑止解除後の次
の１サイクルで受信されている。
のクロック以降でクロックが抑止され、抑止解除後の次
の１サイクルで受信されている。
抑止条件発生時に生成されるクロック抑止信号は抑止対
象のクロックの前縁までに間に合わなければならない。
象のクロックの前縁までに間に合わなければならない。
しかし、前述の例では、ミスヒツトは確定までに時間が
かかり、且つ装置間にまたがって通知されるため、メモ
リアクセス制御装置（特定の装置）がミスヒツトを検出
する時間は他の抑止条件よりも遅れる。第８図■ このため、ミスヒツト発生時に生成されるクロック抑止
信号が遅れ、第８図■のごと＜ 、ＣＬＫ ２が完全に
抑止されず、従って不確定なデータが受信されることに
なる。
かかり、且つ装置間にまたがって通知されるため、メモ
リアクセス制御装置（特定の装置）がミスヒツトを検出
する時間は他の抑止条件よりも遅れる。第８図■ このため、ミスヒツト発生時に生成されるクロック抑止
信号が遅れ、第８図■のごと＜ 、ＣＬＫ ２が完全に
抑止されず、従って不確定なデータが受信されることに
なる。
これは、具体回路例（その２）の場合も同様であり、こ
れを防止するためにはクロックＣＬＫ １を遅くしなけ
ればならない。
れを防止するためにはクロックＣＬＫ １を遅くしなけ
ればならない。
このように、従来の方式では、ミスヒントという特定の
抑止条件のために全体の処理時間が遅くなるという課題
が生じる。
抑止条件のために全体の処理時間が遅くなるという課題
が生じる。
本発明は、上記課題に鑑み、特定の抑止条件に基づく処
理速度の低下を防止するクロック制御方式を提供するこ
とを目的とする。
理速度の低下を防止するクロック制御方式を提供するこ
とを目的とする。
第１図本発明の原理図において、
３は第１のクロック抑止信号生成回路で、全装置１，２
に設けられ、第１の抑止条件２０発往時にクロック抑止
信号を生成する。
に設けられ、第１の抑止条件２０発往時にクロック抑止
信号を生成する。
４は第２のクロック抑止信号生成回路で、全装置のうち
の特定の装置１に設けられ、第２の抑止条件２１発生時
にクロック抑止信号を生成し、他の全装置２に送出する
。
の特定の装置１に設けられ、第２の抑止条件２１発生時
にクロック抑止信号を生成し、他の全装置２に送出する
。
［作 用］
（１）第１の抑止条件２０発生時には、第１のクロック
抑止信号生成回路３により各装置でクロック抑止信号（
クロック抑止要求信号を含む）を生成し、各々クロック
を抑止する。
抑止信号生成回路３により各装置でクロック抑止信号（
クロック抑止要求信号を含む）を生成し、各々クロック
を抑止する。
第２の抑止条件２１発生時には、特定の装置１が第２の
クロック抑止信号生成回路４によりクロック抑止信号を
生成して全装置に送出し、クロックを抑止させる。
クロック抑止信号生成回路４によりクロック抑止信号を
生成して全装置に送出し、クロックを抑止させる。
（２）各装置で発生するクロック抑止信号は１サイクル
分の期間とし、引続き連続して抑止を行う場合は、特定
の装置１が第２のクロック抑止信号を送出して抑止させ
、特定の装置１が第２のクロック抑止信号をＯＦＦする
ことにより抑止を解除する。
分の期間とし、引続き連続して抑止を行う場合は、特定
の装置１が第２のクロック抑止信号を送出して抑止させ
、特定の装置１が第２のクロック抑止信号をＯＦＦする
ことにより抑止を解除する。
以上のごとく、検出遅れの大きい第１の抑止条件２０を
直接各装置が受信してクロック抑止信号を発生するため
、各装置における第１の抑止条件発生時のクロック抑止
信号の遅れが改善される。
直接各装置が受信してクロック抑止信号を発生するため
、各装置における第１の抑止条件発生時のクロック抑止
信号の遅れが改善される。
本発明の実施例を図を用いて詳細に説明する。
本実施例では、各装置で第１の抑止条件発生時に１サイ
クル分の期間の第１のクロック抑止信号を発注し、引続
き特定の装置から第２のクロック抑止信号を全装置に送
出して抑止させる例を示す。
クル分の期間の第１のクロック抑止信号を発注し、引続
き特定の装置から第２のクロック抑止信号を全装置に送
出して抑止させる例を示す。
以下第５図、第６図、第９図の従来例に対応させて説明
する。
する。
（第１の実施例）
第２図は実施例の具体回路（そのｌ）を表す図、第３図
は第２図におけるミスヒツト時のタイムチャート図であ
る。
は第２図におけるミスヒツト時のタイムチャート図であ
る。
第２図は第６図に対応する具体回路例で、メモリアクセ
ス制御装置１１ （特定の装置１に対応）側にノアゲー
トＧ１４を、ＣＰＵ １２ （他の全装置２に対応）側
にバッファＢ２２．ノアゲートＧ２２およびミスヒツト
（第１の抑止条件に対応）信号ＭＩＳ）ＩＩＴを受信す
る信号線３０を追加した他は第６図と同一である。
ス制御装置１１ （特定の装置１に対応）側にノアゲー
トＧ１４を、ＣＰＵ １２ （他の全装置２に対応）側
にバッファＢ２２．ノアゲートＧ２２およびミスヒツト
（第１の抑止条件に対応）信号ＭＩＳ）ＩＩＴを受信す
る信号線３０を追加した他は第６図と同一である。
第２図において、ミスヒツト発生により旧５）ＩＩＴが
１サイクル分の期間ＯＮになると、メモリアクセス制御
装置１１では、バッファＢ−１１によりこれを受信し、
Ｇ１４により１サイクル分のクロック抑止信号ＣＬＫＳ
ｐｌ （第１のクロック抑止信号に対応）を生成し、Ｇ
１３によりＣＬＫ １をゲートしてＣＬＫ ２を生成す
る。
１サイクル分の期間ＯＮになると、メモリアクセス制御
装置１１では、バッファＢ−１１によりこれを受信し、
Ｇ１４により１サイクル分のクロック抑止信号ＣＬＫＳ
ｐｌ （第１のクロック抑止信号に対応）を生成し、Ｇ
１３によりＣＬＫ １をゲートしてＣＬＫ ２を生成す
る。
ＣＰＵ １２では、バッファＢ２２により受信したＭＩ
ＳＨＩＴ ＯＮを１サイクル分のクロック抑止信号ＣＬ
ＫＳＰＩとしてノアゲートＧ２２を通し、アンドゲート
Ｇ２１によりＣＬＫ １をゲートし、受信用クロックＣ
ＬＫ ２を生成する。
ＳＨＩＴ ＯＮを１サイクル分のクロック抑止信号ＣＬ
ＫＳＰＩとしてノアゲートＧ２２を通し、アンドゲート
Ｇ２１によりＣＬＫ １をゲートし、受信用クロックＣ
ＬＫ ２を生成する。
一方、メモリアクセス制御装置１１では、？１ＩＳＨＩ
ＴＯＮをＦＦＩＩにより保持し、バッファＢ１２を介し
てＣＰＵ １２にクロック抑止信号ＣＬＫＳＰ２ （第
２のクロック抑止信号に対応）を送出する。
ＴＯＮをＦＦＩＩにより保持し、バッファＢ１２を介し
てＣＰＵ １２にクロック抑止信号ＣＬＫＳＰ２ （第
２のクロック抑止信号に対応）を送出する。
ＣＰＵ １２では、ＣＬＫＳＰ２はＣＬＫＳＰＩとオア
され、ＣＬＫｌをゲートする。
され、ＣＬＫｌをゲートする。
以上により、ＣＬＫＳＰ２の発生が遅れても、ＣＬＫＳ
ＰＩにより最初の１サイクル分のクロックが抑止され、
１サイクル経過後にＣＬＫＳＰＩが消滅しても、引き続
いてＣＬＫＳＰ２により抑止される。
ＰＩにより最初の１サイクル分のクロックが抑止され、
１サイクル経過後にＣＬＫＳＰＩが消滅しても、引き続
いてＣＬＫＳＰ２により抑止される。
そして、解除条件がＯＮになり、ＣＬＫＳＰ２がオフさ
れると、すべての抑止が解除される。
れると、すべての抑止が解除される。
第３図は、上記ミスヒツト時のタイムチャートを示した
もので、ＣＰＵ １２は、装置間転送により、ＭＩＳＨ
ＩＴ信号受信よりｔ時間遅れてＣＬＫＳＰ２を受信する
が、ＭＩＳＨＩＴ信号から直接生成したＣＬＫＳＰＩと
オアしているため、Ｇ２２より出力されるクロック抑止
信号ＣＬＫＳＰが従来のクロック抑止信号であるＣＩＪ
ＳＰ２に比較してｔ時間速くなる。
もので、ＣＰＵ １２は、装置間転送により、ＭＩＳＨ
ＩＴ信号受信よりｔ時間遅れてＣＬＫＳＰ２を受信する
が、ＭＩＳＨＩＴ信号から直接生成したＣＬＫＳＰＩと
オアしているため、Ｇ２２より出力されるクロック抑止
信号ＣＬＫＳＰが従来のクロック抑止信号であるＣＩＪ
ＳＰ２に比較してｔ時間速くなる。
なお、レジスタアクセスモード等の第２の抑止条件２１
発生時は、従来どおり、メモリアクセス制御装置ｆｌｌ
より送出される。この場合およびキャッシュヒント時の
動作は従来例と同様であるので省略する。
発生時は、従来どおり、メモリアクセス制御装置ｆｌｌ
より送出される。この場合およびキャッシュヒント時の
動作は従来例と同様であるので省略する。
（第２の実施例）
第４図は実施例の具体回路（その２）を表す図である。
第４図は第９図の回路に適用した例を示すもので、メモ
リアクセス制御装置側１１にはオアゲートＧ１４を、Ｃ
ＰＵ １２側にはＤタイプフリップフロップＦＦ２２と
ノアゲートＧ２２を第９図の回路にそれぞれ追加したも
のである。
リアクセス制御装置側１１にはオアゲートＧ１４を、Ｃ
ＰＵ １２側にはＤタイプフリップフロップＦＦ２２と
ノアゲートＧ２２を第９図の回路にそれぞれ追加したも
のである。
第４図において、ＭＩＳＨＩＴ信号がＯＮになると、Ｂ
１１およびＢ２２でそれぞれ受信され（クロック抑止要
求信号ＣＬＫＳＰＲＱＩの生成） 、ＦＦ１２およびＦ
Ｆ２２により１サイクル分遅れたクロック抑止信号がそ
れぞれ生成される。そしてこれらの信号により、ＣＩＪ
ｌがそれぞれゲートされてＣＬＫ ２が生成される。
１１およびＢ２２でそれぞれ受信され（クロック抑止要
求信号ＣＬＫＳＰＲＱＩの生成） 、ＦＦ１２およびＦ
Ｆ２２により１サイクル分遅れたクロック抑止信号がそ
れぞれ生成される。そしてこれらの信号により、ＣＩＪ
ｌがそれぞれゲートされてＣＬＫ ２が生成される。
一方、メモリアクセス制御装置１１では、ＦＦＩＩによ
りＭＩＳＨＩ丁ＯＮを保持し、クロック抑止要求信号Ｃ
ＬＫＳＰＲＱ２を自己およびＣＰＵ１２に送出する。
りＭＩＳＨＩ丁ＯＮを保持し、クロック抑止要求信号Ｃ
ＬＫＳＰＲＱ２を自己およびＣＰＵ１２に送出する。
これによりＣＰＵ １２では、ＦＦ２１により１サイク
ル遅れたクロック抑止信号が生成され、ＦＦ２２により
生成されたクロック抑止信号とオアされてＣＬＫ １を
ゲートし、メモリアクセス制御装置ｌｌでは、ＣＬＫＳ
ＰＲＱＩとＣＬＫＳＰＲＱ２とがオアされてＦＦ１２に
よりクロック抑止信号が生成されてＣＬＫ １をゲート
する。
ル遅れたクロック抑止信号が生成され、ＦＦ２２により
生成されたクロック抑止信号とオアされてＣＬＫ １を
ゲートし、メモリアクセス制御装置ｌｌでは、ＣＬＫＳ
ＰＲＱＩとＣＬＫＳＰＲＱ２とがオアされてＦＦ１２に
よりクロック抑止信号が生成されてＣＬＫ １をゲート
する。
ミスヒツト発生から１サイクル分経過した後はＣＬＫＳ
ＰＲＱ２によりクロックが抑止され、解除条件ＯＮによ
り抑止が解除される。
ＰＲＱ２によりクロックが抑止され、解除条件ＯＮによ
り抑止が解除される。
なお、第２の抑止条件２１発生時のクロック抑止制御は
、従来例と同様にして行われる。
、従来例と同様にして行われる。
以上説明したように、他の抑止条件と比較して検出遅れ
の大きい第１の抑止条件（ミスヒント）を全装置がそれ
ぞれ受信してクロック抑止信号／クロック抑止要求信号
を発生しそれぞれクロックを抑止するので、少なくとも
メモリアクセス制御装置１１（特定の装置）からＣＰＵ
１２ （他の装置）へクロック抑止信号を転送する時
間分改善されることになり、第１の抑止条件による処理
速度の低下を防止することが可能となる。
の大きい第１の抑止条件（ミスヒント）を全装置がそれ
ぞれ受信してクロック抑止信号／クロック抑止要求信号
を発生しそれぞれクロックを抑止するので、少なくとも
メモリアクセス制御装置１１（特定の装置）からＣＰＵ
１２ （他の装置）へクロック抑止信号を転送する時
間分改善されることになり、第１の抑止条件による処理
速度の低下を防止することが可能となる。
以上第１．第２の実施例では、１サイクル分以上の期間
抑止を行う場合を示したが、１サイクル分でよい場合は
第１の抑止条件２０発生により特定の装置１から第２の
クロック抑止信号を出力する必要はない。
抑止を行う場合を示したが、１サイクル分でよい場合は
第１の抑止条件２０発生により特定の装置１から第２の
クロック抑止信号を出力する必要はない。
以上説明したように、本発明は、検出遅れの大きい第１
の抑止条件発生時は各装置でクロック抑止信号を発生し
てクロックを抑止し、その他の第２の抑止信号は特定の
装置がクロック抑止信号を発生して全装置のクロックを
抑止するため、抑止条件検出遅れによる処理速度の低下
が防止できる効果がある。
の抑止条件発生時は各装置でクロック抑止信号を発生し
てクロックを抑止し、その他の第２の抑止信号は特定の
装置がクロック抑止信号を発生して全装置のクロックを
抑止するため、抑止条件検出遅れによる処理速度の低下
が防止できる効果がある。
第１図は本発明の原理図、第２図は実施例の具体回路（
その１）を表す図、第３図は第２図におけるミスヒツト
時のタイムチャート図、第４図は実施例の具体回路（そ
の２）を表す図、第５図はシステム構成例を表す図、第
６図は従来例の具体回路（その１）を表す図、第７図は
第６図のキャツシュヒツト時のタイムチャート図、第８
図は第６図の抑止条件発生時のタイムチャート図、第９
図は従来例の具体回路（その２）を表す図、第１０図は
第９図のキャツシュヒツト時のタイムチャート図、第１
１図は第９図の抑止条件発生時のタイムチャート図であ
る。 図中、■は特定の装置、２は他の装置、３は第１のクロ
ック抑止信号生成回路、４は第２のクロック抑止信号生
成回路、６．７はバス、１１はメモリアクセス制御回路
、１２はプロセッサＣＰＵ 、１３はキャッシュメモリ
、１４はクロック生成回路、１５はメインメモリ、１６
はレジスタ群、１７はクロック抑止信号生成回路、１８
は他の抑止条件検出回路、１９はＭＩＳＨＩＴ検出回路
、２０は第１の抑止条件、２１は第２の抑止条件、Ｇ１
１．Ｇ１２．はオアゲート、Ｇ２２． Ｇ１４はノアゲ
ート、Ｇ１３． Ｇ２１はアンドゲート、ＦＦＩＩ、Ｆ
ＦＩ２、ＦＦ２１．ＦＦ２２はフリップフロップ、Ｂ１
１．Ｂ１２．Ｂ２１゜Ｂ２２はバッファ、Ｎ２はインバ
ータである。 加筆１の抑止条件 本発明の原理図 第 図 加 第１の抑止条件（門１ｓ）ＩＩ７）実施例の具体回
路（その１）を表す図 第 図 従来例の具体回路（その１）を表す図 第 図 ＬＫ １ 第２図におけるミスヒツト時のタイムチャート図第 図 実施例の具体回路（その２）を表す図 ＬＫ １ ＬＫ ２ ＡＴＡ ＡＴＡ Ｉ ＡＴＡ ２ 第６図におけるキャッシュヒント時のタイムチャート図
第 図 第６図における抑止条件発生時のタイムチャート図第８
図 ＣＬＫＩ 浄窟余食ｄ牛 従来例の具体回路（その２）を表す間 第 図 第９図における抑止条件発生時のタイムチャート画筆 図 第９図におけるキャツシュヒツト時のタイムチャト回
その１）を表す図、第３図は第２図におけるミスヒツト
時のタイムチャート図、第４図は実施例の具体回路（そ
の２）を表す図、第５図はシステム構成例を表す図、第
６図は従来例の具体回路（その１）を表す図、第７図は
第６図のキャツシュヒツト時のタイムチャート図、第８
図は第６図の抑止条件発生時のタイムチャート図、第９
図は従来例の具体回路（その２）を表す図、第１０図は
第９図のキャツシュヒツト時のタイムチャート図、第１
１図は第９図の抑止条件発生時のタイムチャート図であ
る。 図中、■は特定の装置、２は他の装置、３は第１のクロ
ック抑止信号生成回路、４は第２のクロック抑止信号生
成回路、６．７はバス、１１はメモリアクセス制御回路
、１２はプロセッサＣＰＵ 、１３はキャッシュメモリ
、１４はクロック生成回路、１５はメインメモリ、１６
はレジスタ群、１７はクロック抑止信号生成回路、１８
は他の抑止条件検出回路、１９はＭＩＳＨＩＴ検出回路
、２０は第１の抑止条件、２１は第２の抑止条件、Ｇ１
１．Ｇ１２．はオアゲート、Ｇ２２． Ｇ１４はノアゲ
ート、Ｇ１３． Ｇ２１はアンドゲート、ＦＦＩＩ、Ｆ
ＦＩ２、ＦＦ２１．ＦＦ２２はフリップフロップ、Ｂ１
１．Ｂ１２．Ｂ２１゜Ｂ２２はバッファ、Ｎ２はインバ
ータである。 加筆１の抑止条件 本発明の原理図 第 図 加 第１の抑止条件（門１ｓ）ＩＩ７）実施例の具体回
路（その１）を表す図 第 図 従来例の具体回路（その１）を表す図 第 図 ＬＫ １ 第２図におけるミスヒツト時のタイムチャート図第 図 実施例の具体回路（その２）を表す図 ＬＫ １ ＬＫ ２ ＡＴＡ ＡＴＡ Ｉ ＡＴＡ ２ 第６図におけるキャッシュヒント時のタイムチャート図
第 図 第６図における抑止条件発生時のタイムチャート図第８
図 ＣＬＫＩ 浄窟余食ｄ牛 従来例の具体回路（その２）を表す間 第 図 第９図における抑止条件発生時のタイムチャート画筆 図 第９図におけるキャツシュヒツト時のタイムチャト回
Claims (2)
- （１）複数の装置が同一のクロックで動作し、第１およ
び第２の抑止条件発生により各装置の該クロックを抑止
するシステムにおいて、 全装置（１、２）に設けられ、第１の抑止条件（２０）
発生時にクロック抑止信号を生成する第１のクロック抑
止信号生成回路（３）と、 全装置のうちの特定の装置（１）に設けられ、第２の抑
止条件（２１）発生時にクロック抑止信号を生成し、他
の全装置（２）に送出する第２のクロック抑止信号生成
回路（４）と を設け、第２の抑止条件発生時には特定の該装置がクロ
ック抑止信号を発生して全装置のクロックを抑止し、第
１の抑止条件発生時には各装置がそれぞれクロック抑止
信号を発生して抑止することを特徴とするクロック制御
方式。 - （２）第１のクロック抑止信号生成回路は抑止開始の最
初の１サイクル分の第１のクロック抑止信号を生成する
ものであり、引続き連続して抑止する場合は、特定の該
装置が第２のクロック抑止信号を送出して抑止させると
ともに、特定の該装置が第２のクロック抑止信号を解除
して抑止解除を行うことを特徴とする請求項（１）記載
のクロック制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2193738A JPH0816857B2 (ja) | 1990-07-20 | 1990-07-20 | クロック制御装置 |
| US07/731,127 US5192914A (en) | 1990-07-20 | 1991-07-15 | Clock control circuit for suppressing clock pulses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2193738A JPH0816857B2 (ja) | 1990-07-20 | 1990-07-20 | クロック制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0478908A true JPH0478908A (ja) | 1992-03-12 |
| JPH0816857B2 JPH0816857B2 (ja) | 1996-02-21 |
Family
ID=16312991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2193738A Expired - Lifetime JPH0816857B2 (ja) | 1990-07-20 | 1990-07-20 | クロック制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5192914A (ja) |
| JP (1) | JPH0816857B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646554A (en) * | 1995-03-16 | 1997-07-08 | Research Foundation Of State University Of New York | Method and apparatus for selective clocking using a Muller-C element |
| US6233690B1 (en) * | 1998-09-17 | 2001-05-15 | Intel Corporation | Mechanism for saving power on long latency stalls |
| DE10354215B4 (de) * | 2003-11-20 | 2010-02-25 | Infineon Technologies Ag | Taktregulierungsvorrichtung sowie Schaltungsanordnung |
| GB2450564B (en) * | 2007-06-29 | 2011-03-02 | Imagination Tech Ltd | Clock frequency adjustment for semi-conductor devices |
| DE102008012285B3 (de) * | 2008-03-03 | 2009-07-23 | Texas Instruments Deutschland Gmbh | Rechnerkernsystem mit Selbstschutz |
| EP2565653B1 (en) * | 2011-09-05 | 2019-05-08 | Fluke Corporation | Watchdog for voltage detector with display triggering visual warning |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4780890A (en) * | 1986-09-29 | 1988-10-25 | Microwave Semiconductor Corp. | High-speed pulse swallower |
| JP2719684B2 (ja) * | 1988-05-23 | 1998-02-25 | 株式会社アドバンテスト | 遅延発生装置 |
| US4961013A (en) * | 1989-10-18 | 1990-10-02 | Hewlett-Packard Company | Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer |
-
1990
- 1990-07-20 JP JP2193738A patent/JPH0816857B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-15 US US07/731,127 patent/US5192914A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5192914A (en) | 1993-03-09 |
| JPH0816857B2 (ja) | 1996-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0748481B1 (en) | Highly pipelined bus architecture | |
| EP1573544B1 (en) | On-die mechanism for high-reliability processor | |
| US9465647B2 (en) | Providing state storage in a processor for system management mode selectively enabled by register bit instead of external SMRAM | |
| US7861022B2 (en) | Livelock resolution | |
| KR100320975B1 (ko) | 파이프라인형 응답 버스 상에서의 인접 어드레스 충돌 제거 방법 | |
| US20110106991A1 (en) | Bus system and bus control method | |
| US6446215B1 (en) | Method and apparatus for controlling power management state transitions between devices connected via a clock forwarded interface | |
| CN111104243B (zh) | 一种低延迟的双模lockstep容软错误处理器系统 | |
| US8856458B2 (en) | Polymorphous signal interface between processing units | |
| JPH0478908A (ja) | クロック制御装置 | |
| US7120828B2 (en) | System and method for in-order queue draining | |
| EP0550976B1 (en) | Memory accessing device using address pipeline | |
| JP3628265B2 (ja) | マルチプロセッサシステム装置 | |
| JPH11272637A (ja) | マルチプロセッサ・システムおよび方法 | |
| JP3808525B2 (ja) | ライト及び／もしくはリードアクセス優先順位管理装置 | |
| JP3862777B2 (ja) | 二重化データ一致化方法および二重化制御装置 | |
| US6453373B1 (en) | Method and apparatus for differential strobing | |
| US20040255066A1 (en) | Pipelining access to serialization tokens on a bus | |
| KR100274450B1 (ko) | 로컬버스의 트랜잭션 지연 제어방법 및 장치 | |
| JP2503064B2 (ja) | デ―タ転送制御方法および装置 | |
| CA2181704C (en) | Highly pipelined bus architecture | |
| JPH09269933A (ja) | マルチプロセッサシステム | |
| JPS62184564A (ja) | 電子計算機制御方式 | |
| JPH05204845A (ja) | データ処理装置及びその制御方法 | |
| JPH04155457A (ja) | メモリアクセス制御回路 |