JPH04155457A - メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕　　　゛ ２サイクルのキャッシュのメモリアクセス制御回路に関
し、 キャッシュにミスヒットリードした次のメモリアクセス
処理を迅速かつ、正確に行なえるようにすることを目的
とし、 第１サイクルでアドレスを送出し、第２サイクルで次の
アクセスの第１サイクルとオーハラツブしてデータ転送
を行う２サイクルキャッシュメモリアクセス制御回路に
おいて、第１サイクルでミスヒットした場合に、第２サ
イクルのステージ遷移を抑止する信号を発生する５ＴＩ
ＮＨ発生回路と、ミスヒツト時はメモリアクセス要求許
可信号（ＭＲＱＯＫ信号）をオフにし、メインメモリよ
りリードされた最後のデータがキャッシュメモリに到達
する直前のサイクルでＭＲＱＯＫ信号をオフからオンに
するＭＲＱＯＫ発生回路と、ＭＲＱＯＫ信号がオフから
オンになったときに５ＴＩＮＨ発生回路のステージ遷移
抑止信号を停止させる５ＴＩＮＨ抑止回路を、設けるよ
うに構成する。

［産業上の利用分野］ 本発明は、第１サイクルでアドレスを送出し、第２サイ
クルで次にアクセスの第１サイクルとオーバラップして
データ転送を行う、２サイクルキャッシュメモリアクセ
ス方式において、キャッシュメモリにミスヒツトした場
合に、次のアクセスを迅速かつ正確に行なうためのメモ
リアクセス制御回路に関する。

〔従来の技術〕

多くのデータ処理システムにおいては、メインメモリへ
のアクセス時間を実質的に短縮する手段として、キャッ
シュ装置を付加するようにしている。特に高速化が要求
されるシステムでは、キャッシュメモリを効率良く利用
するために、データ転送サイクルと次のアクセスのアド
レス送出とがオーバーラツプして行われる２サイクル方
式のアクセスパイプライン制御が採用されている。

この２サイクル方式のアクセスパイプライン制御では、
送出されたアドレスのヒツト判定をしている間に次のア
クセス７のアドレスが送出されているため、ミスヒツト
となった場合の制御が複雑になり、次のアクセスの再開
までにかなりのオーバーヘッドが生しるようになる。

次に、第６図〜第９図を参照して、従来の２サイクルの
メモリアクセス制御方式について説明する。第６図はス
テージ遷移の説明図、第７図は従来のメモリアクセス制
御システムの説明図、第８図は従来のメモリアクセス制
御回路の動作タイミングチャート、第９図は従来のメモ
リアクセス制御システムにおけるミスヒツト時でかつイ
ンバリデーションのあるときの動作タイミングチャート
の説明図である。

第７図において、２１はメインメモリインタフェースコ
ントローラ（ＭＭインタフェースコントローラで示す）
であり、図示しないメインメモリとメモリアクセス制御
回路とのインタフェース制御を行う。２１１はＭＭゼイ
ンフェースコントローラ２１に設けられた監視ディレク
トリであり、自己のキャッシュのディレクトリに登録さ
れているメインメモリ領域への、他のプロセッサ又はＤ
ＭＡ　（直接記憶アクセス）によるライトを監視する。

ＭＡＢはＭＭインタフェースコントローラ２Ｉとメイン
メモリ間のアドレスバスであり、ＭＡＤはＭＭインタフ
ェースコントローラ２１とメインメモリ間のデータバス
である。

２２はディレクトリメモリであり、タグメモリとも呼ば
れ、キャッシュメモリに登録されているデータのアドレ
スが格納される。

ＨＩＴは、キャッシュメモリにヒツトしたことを指示す
るヒツト信号であり、ヒットしたときは１を指示し、ミ
スヒツトしたときは０を指示する。

２３はヒツト番号保持レジスタ（ＨＩＴレジスタで示す
）であり、第１サイクルでディレクトリメモリ２２から
出力されたヒツト情報が格納される。ディレクトリメモ
リ２２が複数のブロックで構成される場合、ヒツト情報
はヒツトしたブロックの番号を指示する。このヒツト情
報により、キャッシュメモリ中のブロックに対応するメ
モリ域が選択される。

２４はキャッシュ用のハンファメモリであり（以下、キ
ャッシュメモリという）、バイポーラトランジスタ等の
高速のメモリ素子で構成され、アクセスされたメインメ
モリのデータか登録される。

２５はキャンンユアトレス保持レジスタ（ｃＭＡレジス
タで示す）であり、第１サイクルで送出されたキャッシ
ュメモリ２４をアクセスするアドレスを格納して、次の
第２サイクルまで保持する。

２６はプロセッサであり、各サイクルにおけるステージ
処理を実行するととも巳こ、システム全体の動作を制御
する。

２６１はプロセッサ２６に設けられたアドレスレジスタ
であり、メインメモリ、ディレクトリメモリ２２、キャ
ッシュメモリ２４をアクセスするアドレスが格納される
。

２６２はプロセッサ２６に設けられたデータレジスタで
あり、キャッシュメモリ２４又はメインメモリから読み
出されたデータが格納される。

ＡＢはＭＭインタフェースコントローラ２１とプロセッ
サ２６間のアドレスバスであり、ＣＢは各種制御信号が
転送される制御信号ハスであり、ＤＢはＭＭインタフェ
ースコントローラ２１とプロセッサ２６間のデータを転
送するデータバスである。

ＩＮＶＬは、キャッシュメモリ２４に登録されているデ
ータを無効化するインバリデーション信号であり、この
インバリデーション信号を受けると、ディレクトリメモ
リ２２にある無効化対象データ領域に対応する領域に無
効フラグ（図示せず）が立てられる。

３０はメモリアクセス制御回路であり、ＭＭゼインフェ
ースコントローラ２１内に設けられ、プロセンサ２６か
らの指令を受けて、メインメモリに対するメモリアクセ
ス制御を行う。このメモリアクセス制御回路３０の発生
する各種制御信号及びそのメモリアクセス制御動作につ
いては、後記動作説明のところで説明する。なお、メモ
リアクセス制御回路３０のブロック内に括弧に入れて示
される各種制御信号は、メモリアクセス制御回路３０の
内部で発生する各種制御信号を示している。

次に、第７図のメモリアクセス制御回路の制御するステ
ージ変移を、第６図のステージ遷移説明図を参照して説
明する。

第６図において、最初のメモリリクエストステージでは
、プロセッサ２６より、図示しないメインメモリに対す
るアクセスを要求するメモリアクセス要求信号ＭＲＱを
送出する処理が行われる。

メインメモリに対するアクセス要求が受は入れられると
、次の第１ステージにおいて、メインメモリをアクセス
するアドレスを送出する処理と、キャッシュメモリに対
するヒット判定処理が行われる。５ＴＧＩは第１ステー
ジを起動する第１ステージ信号であり、メモリアクセス
制御回路３０によって発生される。

次の第２ステージにおいては、キャッシュメモリにヒツ
トしたデータを転送する処理が行われる。

５ＴＧ２は第２ステージを起動する第２ステージ信号で
あり、メモリアクセス制御回路３０によって発生される
。

次に、第８図の動作タイミングチャートを参照して、メ
モリアクセス制御動作を説明する。　第８図において、
ＣＬＫＩはメモリアクセス制御回路３０内で行われる各
動作のタイミングを規制するクロツタで、システムに共
通のシステムクロンクに同期して発生される。τ１　、
τ２等は、クロックＣＬＫＩの各サイクルを示す（第８
図（ａ））。

プロセッサ２６は、図示しないメインメモリに対するア
クセスを行う場合は、メモリリクエストステージにおい
て、メモリアクセス要求信号ＭＲＱを送出する（第８図
（ｂ））。いま、クロックＣＬＫ１のサイクルτ１、τ
２及びτ、においで連続してメモリアクセス要求ＭＲＱ
が発生し、これを図示のように、メモリアクセス要求信
号ＭＲＱ■、ＭＲＱ■及びＭＲＱ■とする（第８図（ｂ
））。

τ１サイクルで発行された最初のメモリアクセス要求信
号ＭＲＱ■に対し、メモリアクセス制御回路３０は、メ
モリアクセス要求許可条件が満足されると、同じτ１サ
イクルにおいて、メモリアクセス要求を許可するメモリ
アクセス要求許可信号ＭＲＱＯＫ　（ＭＲＱＯＫ信号で
示す）をオンにする（第８図（ｃ））。

メモリアクセス制御回路３０は、このＭＲＱＯＫ信号が
オンになったときは、クロックＣＬＫＩに同期して次の
サイクルτ２において第１ステージ信号５ＴＧＩ　（Ｓ
ＴＧＩ■で示す）を発生し、制御信号バスＡＢを介して
プロセッサ２６に送る（第８図（ｄ）の■）。

この第１ステージ信号５ＴＧＩ■を受けると、プロセッ
サ２６は、第２サイクルτ２において第１ステージの処
理を行い、アドレスレジスタ２６１にあるメインメモリ
をアクセスするアドレスをアドレスバスＡＢを介して送
出しく第８図げ）の■）、更に、キャッシュメモリ２４
に対するヒツト判定を行う。

すなわち、プロセッサ２６の送出したアドレスは、先ず
ディレクトリメモリ２２をアクセスする。

アクセスするアドレスに対応するアドレスがディレクト
リメモリ２２にあると、ヒツト信号ＨＩＴが１になり、
キャッシュメモリにヒツトしたことが指示される。もし
、アクセスするアドレスに対応するアドレスがディレク
トリメモリ２２にないと、ヒツト信号Ｉ（ＩＴがＯにな
り、キャッシュメモリにミスヒツトしたことが指示され
る。

このヒット信号ＨＩＴは、ＭＭゼインフェースコントロ
ーラ２１を介してメモリアクセス制御回路３０に送られ
る。また、キャッシュメモリのヒツト情報がＨＩＴレジ
スタ２３に格納される。ディレクトリメモリ２２が複数
のブロックから成る場合は、このヒツト情報はヒツトし
たブロックの番号を指示する。ＨＩＴレジスタ２３にあ
るヒツト情報はキャッシュメモリ２４に送られ、ヒツト
信号ＨＩＴが１（キャッシュメモリにヒツト）のときは
、ヒツトしたディレクトリメモリ２２のブロック番号に
対応するキャッシュメモリ２４の領域が選択される。

以下、キャッシュメモリ２４にヒツトした場合とミスヒ
ツトした場合に分けて説明する。

（１）キャッシュメモリにヒツトした場合キャッシュメ
モリ２４にヒツトした場合、すなわちヒット信号ＨＩＴ
が１のときは、メモリアクセス制御回路３０は、回路の
動作タイミングを規定するクロックＣＬＫＩに同期して
次のサイクルτ、において第２ステージ信号５ＴＧ２　
（ＳＴＧ２■で示す）を発生し、制御信号ハスＣＢを介
してプロセッサ２６に送る（第８図（ｅ）の■）。

この第２ステージ信号５ＴＧ２■を受けると、プロセッ
サ２６は、第６図に示すように、第２サイクルτ３にお
いて第２ステージの処理を行い、キャッシュメモリ２４
にヒツトしたデータ読み出し、データバスＤＢを介して
プロセッサ２６のデータレジスタ２６２に転送する。

一方、このサイクルτ３においては、最初のメモリアク
セス要求信号ＭＲＱのに対する第２サイクル（第２ステ
ージ）の処理とオーバーラツプして、次のメモリアクセ
ス要求信号ＭＲＱ■に対する第１サイクル（第１ステー
ジ）の処理が行われる（第６図及び第８図（ｄ）の５Ｔ
Ｇ１■及び（ｅ）の５ＴＧ２■参照）。

次のメモリアクセス要求信号ＭＲＱ■の第１サイクル（
第８図（ｄ）のτ、サイクルの第１ステージ５ＴＧ１■
）において、キャッシュメモリ２２にヒツトすると、続
くで４サイクルにおいて、メモリアクセス要求信号ＭＲ
Ｑ■の第２サイクル、すなわち、第２ステージ５ＴＧ２
■の処理が実行される。

以下同様にして、キャッシュメモリにヒットした場合は
、各メモリアクセス要求信号ＭＲＱに対する、第１ステ
ージ５ＴＧＩ及び第２ステージ５ＴＧ２の各処理が連続
して実行される（図示せず）。

（２）　　キャッシュメモリにミスヒツトした場合いま
、τ２で行われたメモリアクセス要求信号ＭＲＱ■の第
１ステージ５ＴＧＩ■の処理において、プロセッサ２６
から送出されたアドレスがキャッシュメモリ２４にミス
ヒツトしたとすると、ヒツト信号ＨＩＴは、サイクルτ
２においてＯとなる（第８図（ｊ））。

メモリアクセス制御回路３０は、ヒツト信号ＨＩＴが０
（ミスヒット）のときは、τ３サイクルにおいてクロッ
ク抑止信号ＣＬＫＳＰを発生する。

更に、メモリアクセス制御回路３０は、ヒット信号ＨＩ
Ｔが０（ミスヒツト）で、かつ、連続するメモリアクセ
ス要求信号ＭＲＱ■の第１ステージ５ＴＧ１■がオンで
あるときは（第８図（ｄ）のτ３サイクル）、τ４サイ
クルからステージ遷移抑止信号５ＴＩＮＨをオンにする
（第８図（］））。

これにより、メモリアクセス制御回路３０から出力され
るメモリアクセス要求信号ＭＲＱ■の第１ステージ信号
ＳＴＧ　１■の値は、τ、サイクル以降は連続して値１
を保持するようになり（第８図（ｄ））、メモリアクセ
ス要求信号ＭＲＱ■の第２ステージ信号５ＴＧ２■は、
τ３サイクル以降は連続して値１を保持するようになる
（第８図（ｅ））。

また、前述のようにて３サイクルにおいてクロック抑止
信号ＣＬＫＳＰが発生されることにより、τ４以降のク
ロックの発生を抑止されて、τ４サイクル以降のメモリ
アクセス制御回路３０の制御動作は、−時中断される（
第８図（ｎ）及び（ａ））。

キャッシュメモリ２４にミスヒツトしたことにより、メ
モリアクセス制御回路３０の制御動作が一時中断してい
る間に、ＭＭゼインフェースコントローラ２１は、図示
しないメインメモリから、ミスヒツトしたデータをリー
ドし、データバスＤＢを経由してプロセッサ２６に転送
するとともに、キャッシュメモリ２４にこのリードデー
タを登録し、そのアドレス等のタグ情報をディレクトリ
メモリ２２に登録する処理を行う。このデータ転送処理
は、τ４〜τ６サイクルの間でおこなわれる。

メインメモリからのデータリードは、ブロック単位で行
われ、メモリアクセス要求信号Ｍ　Ｒ，Ｑ■に対するミ
スヒツトしたデータを含む複数ワード（図ではＤ■−１
〜Ｄ■−４の４ワード）がリードされて、プロセッサ２
６及びキャッシュメモリ２４に転送される（第８図（ｇ
））。

メインメモリより各ブロック単位のデータがリードされ
るときは、ＭＭゼインフェースコントローラ２１からデ
ータワードＤ■−１〜Ｄ■−４に対応して、ブロックリ
ード信号ＢＬＫＲＤＩ−ＢＬＫＲＤ４が、メモリアクセ
ス制御回路３０に送出されるが、第８図ら）及び（ｉ）
には、ブロックリード信号ＢＬＫＲＤ３及びＢＬＫＲＤ
４が示されている。

最初のデータＤ■−１が転送された時点でプロセッサ２
６は次の処理に移れるので、メモリアクセス制御回路３
０のクロックＣＬＫの抑止を止め、その制御を再開させ
てよい。そこで、ＭＭゼインフェースコントローラ２１
は、スタート信号５ＴＡＲＴを１　（オン）にする（第
８図Φ）のτ７）。

メモリアクセス制御回路３０は、スタート信号５ＴＡＲ
Ｔが１になると、次のτ８サイクルでクロック抑止信号
ＣＬＫＳＰを０にして、クロックＣＬＫを再開させる（
第８図（ａ）及び（ｎ）のτ、サイクル）。

ミスヒツトデータの転送が終了した時点、すなわちデー
タＤ■−４が転送された時点（τ、サイクルの終了時点
）で、ステージ遷移を抑止する必要がなくなり、次のτ
、２サイクルからステージ遷移を開始して差支えない。

しかし、メモリアクセス制御回路３０は、ブロックリー
ドの３ワード目のデータＤ■−３の転送期間を示すブロ
ックリード信号ＢＬＫＲＤ３がτ１゜でオンになると、
次のτ１１よりも１サイクル遅れた次のτ１２サイクル
でステージ遷移抑止信号５ＴＩＮＨをＯ（オフ）にする
（第８図（１））、なお、τ５．よりも１サイクル遅ら
せる理由については後に説明する）。

これにより、メモリアクセス要求信号ＭＲＱ（に関する
ステージ処理である第１ステージＳＴ＋ｌ■はτ、２サ
イクルまでオン状態を維持し続け、キャッシュメモリ２
４に対するヒツト判定が可真になったτ１２で有効なヒ
ツト判定が行われ、τ１サイクルにおいて第２ステージ
５ＴＧ２■が正Ｉに実行される（第８図（ｄ）　、　（
ｅ）　、　（ｊ）　、（財））。

τ１サイクルでは、前述のτ３サイクルの場イと同様に
、メモリアクセス要求信号ＭＲＱ■に文する第２サイク
ルの処理（第２ステージ５ＴＧ２■）と次のメモリアク
セス要求信号ＭＲＱ−■の輝１サイクルの処理（第１ス
テージ５ＴＧ１■）とが並行して行われる（第８図（ｄ
）　、　（ｅ）　、　（ｊ）　、　Ｑｃ）　）。

次に、τ、１サイクルより１サイクル遅れた次のτ１２
サイクルでステージ遷移抑止信号ＳＴ　Ｉ　ＮＨをＯ（
オフ）にする理由を、第９図を参照して説明する。

第９図は、第８図と同じく動作タイミングチャートを示
したもので、（ａ）ＣＬＫ−（ｐ）ＳＴＡＲＴの各記号
の意味及びτ８サイクルまでの動作内容は、の　　第８
図の動作内容と同しである。

３　　　ただし、第８図（ｈ）及び（ｉ）には、ブロッ
クリード信号ＢＬＫＲＤ２及びＢＬＫＲＤ３が示されて
い辷　　　る。続＜（ｑ）のＰＩＮＶ’Ｌはインバリデ
ーション要求信号であり、キャッシュメモリ２４に登録
されｉ　　たデータを指定してそれを無効にすることを
要求する信号である。このインバリデーション要求信’
　　　号Ｐ　Ｉ　Ｎ　Ｖ　ＬはＭＭインタフェースコン
トローラｔ　　　　２１の監視ディレクトリ２１１によ
り発生され、メモリアクセス制御回路３０に送られる。

また、次の（ｒ）のＩＮＶＬは、先に説明したように、
キャッシュメモリ２４に登録されているデータを無効化
するインバリデーション信号であり、このインバリデー
ション信号を受けると、ディレクトリメモリ２２にある
無効化対象データ領域に対応する領域に無効フラグ（図
示せず）が立てられる。

メモリアクセス要求信号ＭＲＱ■のデータＤ■−４の転
送がτ８．で終了したとき、次のτ１□サイクルにおい
てメモリアクセス要求信号ＭＲＱ■のデータ転送を行お
うとする場合は、メモリアクセス制御回路３０は、ブロ
ンクリートの２ワード目のデータＤ■−２の転送期間を
示すプロ、クリート信号ＢＬＫＲＤ２がτ、でオンにな
ると、次のτ、。よりも１サイクル遅れた次のτ１．サ
イクルでステージ遷移抑止信号５ＴＩＮＨを０（オフ）
にする（第９図（１））。

これにより、メモリアクセス要求信号ＭＲＱ■に関する
ステージ処理である第１ステージ５ＴＧ１■はτ１．サ
イクルまでオン状態を維持し続け、キャッシュメモリ２
４に対するヒツト判定が可能になったτ、２で有効なヒ
ツト判定が行われ、τＩ２サイクルにおいて第２ステー
ジ５ＴＧ２■が正常に実行される（第８図（ロ）、　（
ｅ）　、　（ｊ＞　、（財））。

τｌｔサイクルでは、前述のτ３サイクルの場合と同様
に、メモリアクセス要求信号ＭＲＱ■に対する第２サイ
クルの処理（第２ステージ５ＴＧ２■）と次のメモリア
クセス要求信号ＭＲＱ■の第１サイクルの処理（第１ス
テージ５ＴＧＩ■）とが並行して行われる（第８図（ｄ
）　、　（ｅ）　、　（ｊ）　、　（ｋ）　）。

ところが、もし、メモリアクセス要求信号ＭＲＱ■につ
いてのデータ転送が行われるτ１□サイクルの前に、他
プロセ・ンサ又はＤＭＡにより自己のキャッシュメモリ
２４のディレクトリメモリ２２に登録されているメイン
メモリ領域に対するライトが行われたとすると、監視デ
ィレクトリ２１１は、τ１゜においてインバリデーショ
ン要求信号ＰＩＮＶＬを発生して、メモリアクセス制御
回路３０に送る。

インバリデーション要求はステージ処理に常に優先して
行う必要があるので、メモリアクセス制御回路３０は、
インバリデーション要求信号ＰＩＮＶＬを受けると、次
のτ、Ｉサイクルにおいてインバリデーション信号ＩＮ
ＶＬを発生し、ディレクトリメモリ２２をインバリデー
トする。

このため、プロセッサ２６は、τ１１サイクルにおける
メモリアクセス要求信号ＭＲＱ■の第１ステージ５ＴＧ
Ｉ■の処理が実行できなくなる。この結果、キャンツユ
メモリ２４に対するヒツト判定が不可能Ｑこなり、以降
の各処理も実行不可能になる。

そこで、このようなインバリデーションが発生しても、
キセノシュメモリ２４及びディレクトリメモリ２２に対
するインバリデーション処理を行った後に、それまでの
ステージ処理が正常に実行できるようにするため、従来
のメモリアクセス制御では、第８図で説明したように、
ミスヒット時のデータＤ■−１〜■の転送が終了したτ
１１の次のτ１□サイクルからステージ遷移抑止信号５
ＴＩＮＨをオフにして、ステージ処理を再開させるよう
にしている。

これにより、もし、τ、。サイクルにおいてインバリデ
ーション要求信号ＰＩＮＶＬが発生しても、次のτ、サ
イクルでディレクトリメモリ２２に対する所定のインバ
リデーション処理を行い、続くτ１□サイクル以降にお
いて、先に第８図で説明したように、それまでの各ステ
ージ処理が正常に実行される。

なお、第９図の（２）に示すヒツトデイレイ信号ＨＩＴ
Ｄは、ヒツト信号ＨＩＴを１サイクルデイレイした信号
であり、第１ステージ有効信号５ＴＧ１■は、第１ステ
ージ処理が有効であったことを指示する信号である。両
信号はメモリアクセス制御回路３０の内部で発生され、
この中で、ステージ１有効信号５ＴＧＩ　Ｖとヒツトデ
イレイ信号ＨＩＴＤは、ステージ遷移抑止信号ＳＴ　Ｉ
　ＮＨの発生に使用されるものである。

〔発明が解決しようとする課題］ 従来のメモリアクセス制御は、前述のように、キャッシ
ュメモリにミスヒツトしたときは、メインメモリからミ
スヒツトデータをリードして転送するときにキャッシュ
メモリに対するインバリデーションが発生しても、メモ
リアクセス制御及びステージ制御が正常に実行できるよ
うにするため、ミスヒツトデータの転送が終了したサイ
クルよりも１サイクル遅らせて、ステージ処理を再開さ
せるようにしていた。

このため、キャッシュメモリに対してミスヒツトしたと
きにインバリデーションか発生する確率が通常低いにも
かかわらず、ミスヒツト時は常に余分の１サイクルが挿
入され結果、以降の処理がその分遅れ、全体のメモリア
クセス処理効率で低下するという問題があった。

本発明は、キャッシュメモリにミスヒツトした時は、イ
ンバリデーションが発生したときのみミスヒツトデータ
のデータ転送終了後に再開されるステージ処理の開始サ
イクルを遅らせることにより、メモリアクセス処理効率
を向上させるように改良したメモリアクセス制御回路を
提供することを目的とする。

〔課題を解決するための手段］ 前述の課題を解決するために本発明が採用した手段を、
第１図を参照して説明する。第１図は、本発明の基本構
成をブロックで示したものである。

第１図において、１０は全体のメモリアクセス制御回路
であり、第１サイクルでアドレスを送出し、第２サイク
ルで次のアクセスの第１サイクルとオーバラップしてデ
ータ転送を行い、第１サイクルで送出したアドレスと該
アドレスによりタグメモリをアクセスして得られるヒツ
ト情報及びヒツトブロック番号情報とを第２サイクルの
間保持し、ヒツト情報がヒツトを示した場合は、第２サ
イクルで前記保持されたブロック番号とアドレスにより
キャッシュメモリ（図示せず）をアクセスし、ミスヒツ
トした場合は、メインストレージより前記アドレスによ
りブロックリードして、２サイクルでキャッシュメモリ
をアクセスする。

１１はステージ遷移抑止信号発生回路（以下、５ＴＩＮ
Ｈ発生回路で示す）であり、第１サイクルで出力された
ヒツト情報がミスヒツトを示した場合に、第２サイクル
のステージ遷移を抑止するステージ遷移抑止信号ＳＴ　
Ｉ　ＮＨを発生する処理を行う。

１２はメモリアクセス要求許可信号発生回路（以下、Ｍ
ＲＱＯＫ発生回路で示す）であり、ミスヒツト時はメモ
リアクセス要求許可信号ＭＲＱＯＫ　（ＭＲＱＯＫ信号
で示す）をオフにし、メインストレージより前記アドレ
スによりリードされた最後のデータがキャッシュメモリ
に到達する直前のサイクルで前記ＭＲＱＯＫ信号をオフ
からオンにする処理を行う。ＭＲＱＯＫ信号については
、先に説明したとおりである。

１３はステージ遷移抑止停止回路（以下、５ＴＩＮＨ停
止回路で示す）であり、前記ＭＲＱＯＫ信号′がオフか
らオンになったことを検出して、５ＴＩＮＨ発生回路１
１の発生するステージ遷移抑止信号５ＴＩＮＨを停止さ
せる処理を行う。

１４はメモリアクセス要求許可抑止回路（以下、ＭＲＱ
ＯＫ抑止回路で示す）であり、ＭＲＱＯＫ信号をオンに
するサイクルにおいて、自キャッシュメモリの無効化要
求がなされた場合に、前記サイクルにおいて無効化処理
を行うために、ＭＲＱＯＫ発生回路１２が発生するＭＲ
ＱＯＫ信号がオンになるのを抑止する処理を行う。

〔作　用〕

本発明の作用を、（１）キャッシュメモリにヒツトした
場合、（２）キャンシメモリにミスヒットし、かつイン
バリデーション要求のない場合及ヒ（３）キャッシュメ
モリにミスし、かつインバリデーション要求のある場合
に分けてそれぞれ説明する。

（１）キャッシュメモリにヒツトした場合キャッシュメ
モリにヒツトする正常動作時では、メモリアクセス制御
回路１０により、２サイクルでメモリアクセス制御が行
われる。

すなわち、第１サイクルで図示しないメインメモリをア
クセスするアドレスを送出し、第２サイクルで次のアク
セスの第１サイクルとオーバランプしてメインメモリか
らのり−ドデータ転送を行う。

第１サイクルで送出したアドレスと該アドレスによりデ
ィレクトリメモリをアクセスし、得られるヒツト情報と
アドレス情報（例えば、ヒツトブロック番号情報）とを
第２サイクルの間保持する。

ヒツト情報がキャッシュメモリに対するヒツトを示した
場合は、第２サイクルで前記保持されたアドレス情報に
よりキャッシュメモリ（図示せず）をアクセスして、所
定のデータをリードする。

以下、各アクセスについて、現アクセスの第２サイクル
（データ転送ステージ）と次のアクセスの第１サイクル
、（アドレス送出ステージ）とがオーバラップする関係
で、前述の２サイクルのメモリアクセス制御が繰り返さ
れる。

（２）キャッシュメモリにミスヒツトし、インバリデー
ション要求がない場合 ５ＴＩＮＨ発生回路１１は、第１サイクルで出力された
ヒツト情報がミスヒツトを示した場合に、第２サイクル
のステージ遷移を抑止するステージ遷移抑止信号５ＴＩ
ＮＨを発生して、図示しないプロセッサが第２サイクル
で行うステージ処理が遷移しないようにする。

一方、ＭＲＱＯＫ発生回路１２は、ミスヒツト時はＭＲ
ＱＯＫ信号をオフにして、メモリアクセス制御面１１０
の以鋒のメモリアクセス制御を中断させる。

メモリアクセス制御回路１０におけるメモリアクセス制
御が中断している間に、プロセッサは、メインメモリよ
り前記、アドレス情報によりミスヒツトデータを例えば
ブロック単位でリードする処理が行われる。

ＭＲＱＯＫ発生回路１２は、このリードされた最後のデ
ータがキャッシュメモリに到達する直前のサイクルで前
記ＭＲＱＯＫ信号をオフからオンにする。

５ＴＩＮＨ停止回路１３は、ＭＲＱＯＫ発生回路１２の
発生する前記ＭＲＱＯＫ信号がオフからオンになったこ
とを検出して、５ＴＩＮＨ発生回路１１０発生するステ
ージ遷移抑止信号５ＴＩＮＨを停止させる。

これにより、メインメモリからミスヒツトデータのブロ
ックリードが終了したサイクルの次のサイクルから直ち
に次のアクセスの第１サイクルの処理が実行される。

このように、キャッシュメモリにミスヒツトしたがイン
バリデーション要求がない場合は、メインメモリからミ
スヒツトデータのリードが終了すると、従来方式のよう
に次の１サイクルを開けることなく、直ちに次のアクセ
スの第１サイクルの処理が実行されるので、無駄なサイ
クルが無くなり、メモリアクセス処理効率を向上させる
ことができる。

（３）　　キャッシュメモリにミスヒットし、インバリ
デーション要求がある場合 キャッシュメモリにミスヒツトし、メインメモリからミ
スヒットデータをリードして転送するときにキャソンユ
メモリに対するインバリデーション要求が発生した場合
、すなわち、ＭＲＱＯＫ信号が再びオンになるサイクル
において自キャッシュメモリの無効化要求がなされた場
合は、メモリアクセス制御回路１０のＭＲＱＯＫ抑止回
路１４は、前記サイクルにおいて無効化処理を行うため
に、前記ＭＲＱＯＫ発生回路１２が発生するＭＲＱＯＫ
信号がオンになるのを抑止する処理を行う。

これにより、メインメモリからミスヒツトデータのブロ
ックリードが終了したサイクルの次のサイクルにおいて
は、次のアクセスの第１サイクルの処理が抑止されて、
無効化対象となったキャッシュメモリ領域に関するイン
バリデーション処理が行われる。

インバリデーション処理が終了すると、次のサイクルか
ら次のアクセスに対する処理が正常に実行される。

このように、キャッシュメモリにミスヒットしたが、イ
ンバリデーション要求があった場合にのみ、メインメモ
リからミスヒツトデータのブロックリードが終了すると
、従来方式のように次の１サイクルが開けられてインバ
リデーション処理が行われることになる。

なお、ＤＭＡ転送の場合は連続してインバリデーション
要求が発生する場合があるが、その場合は、インバリデ
ーション要求が連続している間ＭＲＱＯＫ発生回路１２
が発生するＭＲＱＯＫ信号がオンになるのを抑止する処
理が行われる。

これにより、インバリデーション要求数に対応して、そ
れらのインバリデーション処理を行うサイクルが挿入さ
れて、連続したインバリデーション要求に対するインバ
リデーション処理が正常に行うことができる。

以上のように、本発明は、キャッシュメモリにミスヒッ
ト時には、インバリデーション要求が発生したときのみ
ミスヒツトデータのデータ転送終了後、１サイクル遅れ
てステージ処理を再開させるようにしたので、インバリ
デーション要求のないときは無駄なサイクルが無くなっ
て、メモリアクセス処理効率を向上させることができる
。

また、インバリデーション要求個数に対応するサイクル
個数だけ遅れてステージ処理を再開させるようにしたの
で、連続してインバリデーション要求が発生しても、こ
れらのインバリデーション処理を正常に処理できるとと
もに、中断された各アクセス要求に対するステージ処理
を正常に再開させることができる。

〔実施例］ 本発明の一実施例を、第２図乃至第６図を参照して説明
する。第２図は本発明の一実施例のメモリアクセス制御
回路が使用されるメモリアクセス制御システムの構成の
説明図、第３図は本発明の一実施例の構成の説明図、第
４図は同実施例のインバリデーション要求がないときの
動作タイミングチャート、第５図は同実施例のインバリ
デーション要求があったときの動作タイミングチャート
である。第６図のステージ遷移説明図については先に説
明したとおりである。

（Ａ）実施例の構成 第２図において、メモリアクセス制御回路１０を除いた
他の構成は、第７図で説明した従来のメモリアクセス制
御システムの構成と共通するので、共通する構成要素部
分には同じ符号を付して説明する。

すなわち、２１はメインメモリインタフェースコントロ
ーラ（ＭＭインタフェースコントローラ）であり、図示
しないメインメモリとメモリアクセス制御回路とのイン
タフェース制御を行う。２１１はＭＭゼインフェースコ
ントローラ２１に設けられた監視ディレクトリであり、
自己のキヤ・ンシュのディレクトリに登録されているメ
インメモリ領域への、他のプロセンサ又はＤＭＡ　（直
接記憶アクセス）によるライトを監視する。

ＭＡＲはＭＭゼインフェースコントローラ２１とメイン
メモリ間のアドレスバスであり、ＭＡＤはＭＭゼインフ
ェースコントローラ２１とメインメモリ間のデータバス
である。

２２はディレクトリメモリであり、キャッシュメモリに
登録されているデータのアドレス情報やそのデータが有
効か無効か指示する情報が登録される。

ＨＩＴは、キャッシュメモリ２４にヒツトしたことを指
示するヒツト信号であり、ヒツトしたときは１を指示し
、ミスヒツトしたときは０を指示する。

２３はヒツト番号保持レジスタ（ＨＩＴレジスタで示す
）であり、第１サイクルでディレクトリメモリ２２から
読み出されたヒツト情報が格納される。

２４はキャッシュメモリであり、バイポーラトランジス
タ等の高速のメモリ素子で構成され、アクセスされたメ
インメモリのデータが一時登録される。

２５はキャッシュアドレス保持レジスタ（ｃＭＡレジス
タ）であり、第１サイクルで送出されたキャッシュメモ
リ２４をアクセスするアドレスを格納して、次の第２サ
イクルまで保持する。

２６はプロセッサであり、各サイクルにおけるステージ
処理を実行するとともに、システム全体の動作を制御す
る。

２６１はプロセッサ２６に設けられたアドレスレジスタ
であり、メインメモリ、ディレクトリメモリ２２、キャ
ッシュメモリ２４をアクセスするアドレスが格納される
。

２６２はプロセッサ２６に設けられたデータレジスタで
あり、キャッシュメモリ２４又はメインメモリから読み
出されたデータが格納される。

ＡＢはＭＭゼインフェースコントローラ２１とプロセッ
サ２６間のアドレスバスであり、ＣＢは各種制御信号が
転送される制御信号ハスであり、ＤＢはＭＭゼインフェ
ースコントローラ２１とプロセッサ２６間のデータを転
送するデータバスである。

ＩＮＶＬは、キャッシュメモリ２４に登録されているデ
ータを無効化するインバリデーション信号であり、この
インバリデーション信号を受けると、ディレクトリメモ
リ２２にある無効化対象データ領域に対応する領域に無
効フラグ（図示せず）が立てられる。

メモリアクセス制御回路ｌＯは、ＭＭゼインフェースコ
ントローラ２１内に設けられ、プロセッサ２６からの指
令を受けて、メインメモリに対するメモリアクセス制御
を行う。メモリアクセス制御回路１０の動作はクロック
ＣＬＫＯに同期して行われるが、このクロックＣＬＫＯ
はシステムクロック５ＣＬＫに同期して発生される。

また、このメモリアクセス制御回路ｌＯの発生する各種
制御信号は、第８図及び第９図の従来のメモリアクセス
制御回路の動作タイミングチャートで説明したものと同
じであるが、次のメモリアクセス制御回路の一実施例の
構成の項においても、必要に応じて適宜説明する。

次に、第３図を参照して、本発明のメモリアクセス制御
回路の１実施例の構成について説明する。

第３図において、５ＴＩＮＨ発生回路ＩＬＭＲＱＯＫ発
生回路１２．５ＴＩＮＨ停止回路１３、ＭＲＱＯＫ抑止
回路１４については、第１図で説明したとおりである。

５ＴＩＮＨ発生回路１１は、ＡＮＤ回路１１１及びＪＫ
フリップフロップ（以下、ＪＫＦＦで示す）１１２で構
成される。ＡＮＤ回路１１１には、後で説明する第１ス
テージ信号５ＴＧ１と＊ＨＩＴＤ信号と５ＴＧＩＶ信号
のアンド出力を入力し、そのアンド出力をＪＫＦＦ１１
２のＪ端子に入力する。

ＪＫＦＦ１１２はシステムクロックに同期したクロック
ＣＬＫＯに同期して動作し、そのに端子には、ＭＲＱＯ
Ｋ抑止回路１４からのＭＲＱＯＫ停止信号が入力され、
出力端子Ｑからはステージ遷移抑止信号ＳＴ　Ｉ　ＮＨ
が発生され、反転出力端子口からは反転されたステージ
遷移抑止信号＊５ＴＩＮＨが発生される。

ＭＲＱＯＫ発生回路１２は、インバータ１２１、ＡＮＤ
回路１２２及びＪＫＦＦ１２３で構成される。

＋１ＮＤ回路１２２には、インバータ１２１で反転され
たヒツト信号ＨＩＴと第１ステージ信号５ＴＧ１が入力
され、そのアンド出力はＪＫＦＦ１２３のＪ端子に入力
される。

ＪＫＦＦ１２３は後で説明するクロックＣＬＫ１に同期
して動作し、そのに端子には２番目のブロックリードを
指示するブロックリード信号ＢＬＫＲＤ２が入力され、
その反転出力端子口にはＭＲＱＯＫ。信号が発生される
。ＭＲＱＯＫ、信号は、Ｋ端子のブロックリード信号Ｂ
ＬＫＲＤ２が１（オン）になったときに１　（オン）に
なり、ｊ端子の入力が１　（オン）になったときに０（
オフ）になる。

５ＴＩＮＨ停止回路１３は、Ｄフリンプフロップ（以下
、ＤＦＦで示す）１３１及びＡＮＤ回路１３２で構成さ
れる。

ＤＦＦ　ｌ　３１のＤ４子には、メモリアクセス要求許
可信号ＭＲＱＯＫが入力される。ＡＮＤ回路１３２には
、ＤＦＦ１３１の反転出力端子この出力とメモリアクセ
ス要求許可信号ＭＲＱＯＫが入力され、そのアント出力
が５ＴＩＮＨ発生回路１１２のに入力へ入力される。こ
の構成により、５ＴＩＮＨ停止回路１３は、ＭＲＱＯＫ
抑止回路１４からのＭ’ＲＱＯＫ信号がオフからオンに
なったのを検出してステージ遷移抑止停止信号（以下、
５ＴＩＮＨ停止信号で示す）を発生する。

ＭＲＱＯＫ抑止回路１４はインバータ１４１及びＡＮＤ
回路１４２で構成される。ＡＮＤ回路１４２には、ＭＲ
ＱＯＫ発生回路１２のＪＫＦＦ１２３からのＭＲＱＯＫ
、信号とインバータ１４１で反転されたインバリデーシ
ョン要求信号ＰＩＮＶが入力され、インバリデーション
要求信号ＰＩＮＶがＯ（オフ）のとき開いて、ＭＲＱＯ
Ｋ信号が出力される。

次に、１５はステージ信号発生回路であり、アンド・オ
ア回路１５１、ＤＦＦ１５２、ＡＮＤ回路１５３、ＤＦ
Ｆ１５４、ＡＮＤ回路１５５及びＤＦＦ１５６で構成さ
れる。

アンド・オア回路１５１は、ＡＮＤ回路１５１ａ、１５
１ｂ及びオア回路１５１Ｃで構成される。静り回路１５
１ａには、ＭＲＱＯＫ抑止回路１４からのＭＲＱＯＫ信
号と５ＴＩＮＨ発生回路１１からの反転ステージ遷移抑
止信号＊ＳＴ　Ｉ　ＮＨが入力され、ＡＮＤ回路１５２
ｂには、５ＴＩＮＨ発生回路１１からのステージ遷移抑
止信号ＳＴ　Ｉ　ＮＨとＤＦＦ　１５２からの第１ステ
ージ信号５ＴＧＩが入力される。オア回路１５１Ｃは、
アンド回路１５１ａ及び１５１ｂからの各アンド出力が
入力される。

ＤＦＦ１５２はクロックＣＬＫＩに同期して動作し、そ
のＤ端子には、アンド・オア回路１５１のオア回路１５
１ｃのオア出力が入力され、その出力端子Ｑからは第１
ステージ信号５ＴＧ１が発生される。

ＡＮＤ回路１５３には、ＤＦＦ１５２からのＱ端子出力
５ＴＧＩと５ＴＩＮＨ発生回路１１からの反転ステージ
遷移抑止信号＊ＳＴ　Ｉ　ＮＨが入力される。

ＤＦＦ１５４はクロックＣＬＫＩに同期して動作し、そ
のＤ端子には、ＡＮＤ回路１５３のアンド出力が入力さ
れ、その出力端子Ｑからは第２ステージ信号５ＴＧ２が
発生される。

ＡＮＤ回路１５５には、ＤＦＦ１５２からの第１ステー
ジ信号５ＴＧ１と５ＴＩＮＨ発生回路１１からの反転ス
テージ遷移抑止信号＊５ＴＩＮＨが入力される。

ＤＦＦ　１５６はクロックＣＬＫＯに同期して動作し、
そのＤ端子には、ＡＮＤ回路１５５のアンド出力が入力
され、その出力端子Ｑからは第１ステージ有効信号５Ｔ
ＧＩＶを発生する。

１６はＨｒＴＤ発生回路であり、ＤＦＦ１６１及びＡＮ
Ｄ回路１６２で構成される。

ＤＦＦ１６１はクロックＣＬＫＩに同期して動作し、そ
のＤ端子にはヒツト信号ＨＩＴが入力され、その反転出
力端子ごからは、ヒツト信号ＨＩＴをクロックＣＬＫＩ
の１サイクル分遅延した遅延ヒフ）信号ＨＴＴＤの反転
信号である反転遅延ヒツト信号＊ＨＩＴＤが発生される
。

ＡＮＤ回路１６２には、ＤＦＦ　１６１からの反転遅延
ヒツト信号＊ＨｒＴＤとＤＦＦ１５６からの第１ステー
ジ有効信号５ＴＧＩＶが入力され、反転遅延ヒツト信号
＊ＨＩＴＤ及び第１ステージ有効信号５ＴＧＩＶがいず
れもオンのときに、反転遅延ヒツト信号＊ＨＩＴＤＶを
出力する。

エフはクロック抑止発生回路であり、インバータ１７１
、ＡＮＤ回路１７２及びＪＫＦＦ１７３で構成される。

ＡＮＤ回路１７１には、インバータ１７１で反転された
ヒツト信号＊ＨＩＴと、５ＴＩＮＨ発生回路１１からの
反転ステージ遷移抑止信号＊ｓ’ｒｒＮＨと、ＤＦＦ１
５２からの第１ステージ信号５Ｔ（１，１とが入力され
、そのアンド出力はＪＫＦＦ１７３のＪ端子に入力され
る。

ＪＫＦＦ１７３はクロックＣＬＫＯに同期して動作し、
そのに端子にはスタート信号５ＴＡＲＴが人力され、そ
の反転出力端子＊Ｑからは、クロック抑止信号ＣＬＫＳ
Ｐの反転信号である反転クロック抑止信号＊ＣＬＫＳＰ
が出力される。

１８はクロック発生制御回路であり、ＡＮＤ　＠路１８
１で構成され、クロックＣＬＫＩの発生を制御する。す
なわち、へＮＤ回路１８１には、クロック抑止発生回路
１７のＪＫＦＦ１７３からの反転クロック抑止信号＊Ｃ
ＬＫＳＰとクロックＣＬＫＯが入力され、反転クロック
抑止信号＊ＣＬＫＳＰが１（オン）のとき、すなわちク
ロック抑止信号ＣＬＫＳＰがオフである正常動作時に、
クロックＣＬＫＯをクロックＣＬＫＩとして出力する。

以上説明したメモリアクセス制御回路１０の動作につい
ては、次の実施例の動作説明の項で説明する。

（Ｂ）実施例の動作 実施例の動作を、第４図及び第５図の動作タイミングチ
ャート並びに第６図のステージ遷移図を参照して説明す
る。

本発明の実施例においても、第６図に示すステージ遷移
に従って２サイクルのメモリアクセス制御が行われるが
、第６図については、先に説明したとおりである。

先ず第４図の動作タイミングチャートを参照して、前記
（１）〜（３）に共通なメモリアクセス制御動作につい
て説明する。第４図において、クロックＣＬＫＩはクロ
ック発生回路１８によって、図示しないクロックＣＬＫ
Ｏに同期して発生される。τ１、τ２等は、クロックＣ
ＬＫＯの各サイクルを示す（第４図（ａ））。クロック
ＣＬＫＯは、前述のようにシステムクロック５ＣＬＫに
同期して発生するクロックであり、メモリアクセス制御
回路１０内で行われる各動作のタイミングを規定する。

プロセッサ２６は、図示しないメインメモリに対するア
クセスを行う場合は、第６図に示したメモリリクエスト
ステージにおいて、メモリアクセス要求信号ＭＲＱを送
出する（第４図（ｂ））。いま、クロックＣＬＫＯのサ
イクルτ１　、τ２及びτ３において連続してメモリア
クセス要求ＭＲＱが発生し、これを図示のように、メモ
リアクセス要求信号ＭＲＱ■、ＭＲＱ■及びＭＲＱ■と
する（第４回出））。

τ１サイクルで発行された最初のメモリアクセス要求信
号ＭＲＱ■に対し、同しτ、サイクルにおいて、メモリ
アクセス要求を許可するメモリアクセス要求許可信号Ｍ
ＲＱＯＫ　（ＭＲＱＯＫ信号で示す）が受信されて、メ
モリアクセス制御回路に通知される（第４図（ｃ））。

メモリアクセス制御回路１０のＤＦＦ１５２は、このＭ
ＲＱＯＫ信号を受けると、クロックＣＬＫ１に同期して
次のサイクルτ２において第１ステージ信号５ＴＧＩ　
（ＳＴＧＩ■で示す）を発生し、制御信号バスＣＢを介
してプロセッサ２６に送る（第４図（ロ）の■）。

この第１ステージ信号５ＴＧＩ■を受けると、プロセッ
サ２６は、第２サイクルτ２において第１ステージの処
理を行い、アドレスレジスタ２５１にあるメインメモリ
をアクセスするアドレスをアドレスバスＡＢを介して送
出しく第４図げ）の■）、更に、キャッシュメモリに対
するヒット判定を行う。

すなわち、プロセッサ２６の送出したアドレスは、先ず
ディレクトリメモリ２２をアクセスする。

アクセスするアドレスに対応するアドレスがディレクト
リメモリ２２にあると、ヒ・ノド信号ＨＩＴが１になり
、キャッシュメモリにヒツトしたことが指示される。も
し、アクセスするアドレスに対応するアドレスがディレ
クトリメモリ２２にないと、ヒツト信号ＨＩＴが０にな
り、キャッシュメモリにミスヒツトしたことが指示され
る。

このヒツト信号ＨＩＴは、ＭＭインタフェースコントロ
ーラ２１を介してメモリアクセス制御回路１０に送られ
る。

また、キャッシュメモリのヒツト情報がＨＩＴレジスタ
２３に格納される。ＨＩＴレジスタ２３にあるヒット情
報はキャンシメモリ２４に送られ、ヒツト信号ＨＩＴが
１（キャッシュメモリにヒツト）のときは、ヒットした
ディレクトリメモリ２２のブロンク番号Ｓこ対応するキ
ャッシュメモリ２４の領域が選択される。

以下、実施例の動作を、（１）キャッシュメモリにヒッ
トした場合、（２）キャッシュメモリにミスヒ、ツトし
、かつインバリデーション要求のない場合及び（３）キ
ャッシュメモリにミスし、かつインバリデーション要求
のある場合に分けて説明する。

（１）　　キャッシュメモリにヒットした場合キャッシ
ュメモリにヒツトした正常動作時では、メモリアクセス
制御回路１０により、２サイクルでメモリアクセス制御
が行われる。

キャッシュメモリ２４にヒットした場合、すなわちヒツ
ト信号ＨＩＴが１のときは、メモリアクセス制御回路１
０のＤＦＦ１５４は、クロ、７りＣＬＫＩに同期して次
のサイクルτ３において第２ステージ信号５ＴＧ２　（
ＳＴＧＩ■で示す）を発生し、プロセッサ２６に送る（
第４図（ｅ）の■）。

この第１ステージ信号５ＴＧＩ■を受けると、プロセッ
サ２６は、第２サイクルτ３において第一　２ステージ
の処理を行い、キャッシュメモリ２４にヒツトしたデー
タを読み出し、データバスＤＢを介してデータレジスタ
２６２に転送する。

一方、このサイクルτ３においては、最初のメモリアク
セス要求信号ＭＲＱ■に対する第２サイクル（第２ステ
ージ）の処理とオーバーラツプして、次のメモリアクセ
ス要求信号ＭＲＱ■に対する第１サイクル（第１ステー
ジ）の処理が行われる（第４図（ｄ）の５ＴＧＩ■及び
（ｅ）の５ＴＧ２■参照）。

次のメモリアクセス要求信号ＭＲＱ■の第１サイクル（
第４図（ｄ）のτ３サイクルの第１ステージ５ＴＧ１■
）において、キャッシュメモリ２４にヒツトすると、続
くτ４サイクルにおいて、メモリアクセス要求信号ＭＲ
Ｑ■の第２サイクル、すなわち、第２ステージ５ＴＧ２
■の処理が実行される。

以下同様にして、キャッシュメモリにヒツトした場合は
、各メモリアクセス要求信号ＭＲＱに対する、第１ステ
ージ５ＴＧＩ及び第２ステージ５ＴＧ２の各処理が連続
して実行される（図示せず）。

（２）　　キャッシュメモリにミスヒットし、かつイン
バリデーションがない場合 いま、τ２で行われたメモリアクセス要求信号ＭＲＱ■
の第１ステージ５ＴＧＩ■の処理において、プロセッサ
２６から送出されたアドレスがキャッシュメモリ２４に
ミスヒットしたとすると、ヒツト信号ＢＩＴは、サイク
ルτ２においてＯとなり（第４図（ホ））、ＨＩＴレジ
スタ２３に格納される。

メモリアクセス制御回路１０のクロック抑止発生回路１
７は、ヒツト信号ＨＩＴが０（ミスヒット）のときは、
τ３サイクルにおいてＤＦＦ１７３よりクロック抑止信
号＊ＣＬＫＳＰ　（ｃＬＫＳＰの反転信号）を発生する
。

一方、５ＴＩＮＨ発生回路１１は、ヒツト信号ＨＩＴが
０（ミスヒツト）で、かつ、連続するメモリアクセス要
求信号ＭＲＱ■の第１ステージ５ＴＧｌ■がオンである
ときは（第４図（ハ）のτ３サイクル）、ＪＫＦＦ１１
２の出力するステージ遷移抑止信号５ＴＩＮＨをτ４サ
イクル以陣オンにする（第４図（ｐ））。

これにより、メモリアクセス制御回路１０の［ＦＦ１５
２から発生されるメモリアクセス要求ね号ＭＲＱ■の第
１ステージ信号ＳＴＣ，１■の値番：τ、サイクル以降
は連続して値ｌを保持するようになり（第４図（ｄ））
　、ＤＦＦ　ｌ　５２から発生さｔ。

るメモリアクセス要求信号ＭＲＱ■の第２ステージ信号
５ＴＧ２■は、τ３サイクル以降は連続して値１を保持
するようになり（第４図（ｅ））。

また、前述のようにτ３サイクルにおいてＤＦＦ１７３
の発生する反転クロック抑止信号＊ＣＬＫＳＰがオフ（
クロック抑止信号ＣＬＫＳＰはオン）になると、クロッ
ク発生回路１８はτ４以閾のクロックＣＬＫＩの発生を
抑止されて、τ４サイクル以降のメモリアクセス制御回
路ｌＯの制御動作は、−時中断される（第４図（ｒ）及
び（ａ））。

キャッシュメモリ２４にミスヒツトしたことにより、メ
モリアクセス制御回路１０の制御動作が一時中断してい
る間に、ＭＭゼインフェースコントローラ２１は、図示
しないメインメモリから、ミスヒツトしたデータをリー
トし、データバスＤ）　　　Ｂを経由してプロセンサ２
６に転送するとともに、ゝ　　キャッシュメモリ２４に
このリードデータを登録＝・　　し、そのアドレス等の
タグ情報をディレクトリメモリ２１に登録する処理を行
う。このデータ転送□　　処理は、τ４〜τ、サイクル
の間でおこなわれる。

メインメモリからのデータリードは、ブロック単位で行
われ、メモリアクセス要求信号ＭＲＱ■に対するミスヒ
ットしたデータを含む複数ワード（図ではＤ■−１〜Ｄ
■−４のワード）がリードされて、プロセッサ２６及び
キャッシュメモリ２４に転送される（第４図（９））。

各ブロック単位のデータがリードされるときは、ＭＭゼ
インフェースコントローラ２１からブロックリード信号
ＢＬＫＲＤＩ〜ＢＬＫＲＤ４がメモリアクセス制御回路
１０に送出されるが、第４図（社）及び（ｉ）には、ブ
ロックリード信号ＢＬＫＲＤ２及びＢＬＫＲＤ３が示さ
れている。

最初のデータＤ■−１が転送された時点でプロセッサ２
６は次の処理に移れるので、メモリアクセス制御回路１
０のクロックＣＬＫの抑止を止め、その制御を再開させ
てよい。そこで、ＭＭゼインフェースコントローラ２１
は、スタート信号５ＴＡＲＴを１（オン）にする（第４
図（Ｓ）のτ、）。

クロック抑止発生回路１７のＪＫＦＦ１７３は、スター
ト信号５ＴＡＲＴが１になると、次のτ。

サイクルで反転クロック抑止信号＊ＣＬＫＳＰをオン（
クロック抑止信号ＣＬＫＳＰをオフ）にする。

反転クロック抑止信号＊ＣＬＫＳＰがオンになると、ク
ロック発生回路１８は、クロックＣＬＫＯに同期してク
ロックＣＬＫＩの発生を再開させる（第４図（ａ）及び
（ｒ）のτ會すイクル）。

本実施例では、本発明の主旨に従い、インバリデーショ
ンのないときは、ミスヒツトデータの転送が終了した時
点、すなわちデータＤ■−４が転送された時点（τ、サ
イクルの終了時点）で、ステージ遷移抑止を停止して、
次のτ、２サイクルからステージ遷移を開始する。

すなわち、τ、サイクルにおいてブロック２に対するブ
ロックリード信号ＢＬＫＲＤ２が１　（オン）になると
ＭＲＱＯＫ発生回路１２のＪＫＦＦ１２３はＭＲＱＯＫ
信号を０から１（オフからオン）にする。インバリデー
ション要求のない時、インバリデーション要求信号ＰＩ
ＮＶはＯであるので、ＭＲＱＯＫ抑止回路１４はＭＲＱ
ＯＫ信号を抑止することなく、ＪＫＦＦ１２３からのＭ
ＲＱＯＫ信号をそのまま出力して、オフからオンにする
（第４図（ｂ）のτ、。サイクル）。

５ＴＩＮＨ停止回路１３は、ＭＲＱＯＫ抑止回路１４か
らのＭＲＱＯＫ信号がオフからオンになったのを検出し
て、５ＴＩＮＨ停止信号停止性し、ＪＫＦＦｌ１２のに
端子に入力する。

５ＴＩＮＨ発生回路１１２は、この５ＴＩＮＨ停止信号
停止性ると、ステージ遷移抑止信号５ＴＩＮＩ（をオフ
（＊５ＴＩＮＨはオン）にする（第４図Φ）のτ１１サ
イクル）。

これにより、メモリアクセス要求信号ＭＲＱ■に関する
ステージ処理である第１ステージ５ＴＧ１■はτ１．サ
イクルまでオン状態を維持し続け、キャッシュメモリ２
４に対するヒット判定が可能になったτ、で有効なヒツ
ト判定が行われ、τ１□サイクルにおいて第２ステージ
５ＴＧ２■が正常に実行される（第４図（ｄ）　、　（
ｅ）　、（ロ））。

τ１□サイクルでは、前述のτ３サイクルの場合と同様
に、メモリアクセス要求信号ＭＲＱ■に対する第２サイ
クルの処理（第２ステージ５ＴＧ２■）と次のメモリア
クセス要求信号ＭＲＱ■の第１サイクルの処理（第１ス
テージ５ＴＧＩ■）とが並行して行われる（第４図（ｄ
）　、　（ｅ）　、　（ｍ）　、　（ｎ）　）。

以上のようにして、キャッシュメモリにミスヒツトし、
かつインバリデーション要求がない場合は、ミスヒット
したデータに対するデータ転送が終了したτ１１サイク
ルの次のτ１□サイクルから、直ちに中断していた各ス
テージ処理が再開される。

（３）キャッシュメモリにミスヒットし、かつインバリ
デーション要求がある場合 キャッシュメモリにミスヒツトし、かつインハリデーシ
コン要求がある場合のメモリアクセス制御を、第５図を
参照して説明する。

第５図は、第４回と同しく動作タイミングチャートを示
したもので、（ａ）ＣＬ　Ｋ　〜（ｓ）Ｓ　ＴＡ　ＲＴ
（７）各記号の意味及びτ９サイクルまでの動作内容は
、第４図の動作内容と同じである。

また、（２）のｒＮＶＬは、先に説明したように、キャ
ッシュメモリ２４に登録されているデータを無効化する
インバリデーション信号であり、このインバリデーショ
ン信号を受けると、ディレクトリメモリ２２にある無効
化対象データ領域に対応する領域に無効フラグ（図示せ
ず）が立てられる。

もし、メモリアクセス要求信号ＭＲＱ■についてのデー
タ転送が行われるτ、１サイクルの前に、他プロセツサ
又はＤＭＡにより自己のキャッシュメモリ２４のディレ
クトリメモリ２２に登録されているメインメモリ領域に
対するライトが行われたとすると、監視ディレクトリ２
１１は、データ転送が終了するτ１、サイクルの１つ前
のτ１゜サイクルにおいてインバリデーション要求信号
ＰＩＮＶＬを発生して、メモリアクセス制御回路１０に
送る。

インバリデーション要求はステージ処理に常に優先して
行う必要があるので、メモリアクセス制御回路１０のＭ
ＲＱＯＫ抑止回路１４は、インバリデーション要求信号
Ｐ　ＩＮＶＬが１　（オン）になると、ＭＲＱＯＫ発生
回路１２からのＭＲＱＯＫ信号を遮断して０（オフ）状
態を保持させる（第４図（ｃ）のτ１゜サイクル）。

したがって、５ＴＩＮＨ停止回路１３からは５ＴＩＮＨ
停止信号停止体されず、５ＴＩＮＨ発生回路１１は、τ
１゜サイクルにおいても引続きステージ遷移抑止信号５
ＴＩＮＨを発生し、ステージ遷移を抑止する。

インバリデーション要求が１個である場合は、インハリ
デーシコン要求ＰＩＮＶＬがオフになったτ、サイクル
において、ＭＲＱＯＫ抑止回路１４はＭＲＱＯＫ発生回
路Ｉ２からのＭＲＱＯＫ信号の抑止を停止し、ＭＲＱＯ
Ｋ信号を発生させ、オフからオンにする（第４図（ｂ）
のτ１１サイクル）。

５ＴＩＮＨ停止回路１３は、ＭＲＱＯＫ抑止回路１４か
らのはＭＲＱＯＫ信号がオフからオンになっだのを検出
して、５ＴＩＮＨ停止信号停止体し、ＪＫＦＦ１１２の
に端子に入力する。

５ＴＴＮＨ回路１１は、このＳＴ　Ｉ　ＮＨ停止信号を
受けると、ステージ遷移抑止信号５ＴＩＮＨをオ□フ（
＊５ＴＩＮＨはオン）にする（第４図（ｐ）のτ１□サ
イクル）。

これにより、メモリアクセス要求信号ＭＲＱ■に関する
ステージ処理である第１ステージ５ＴＧ１■はτ１□サ
イクルまでオン状態を維持し続け、キャッシュメモリ２
４に対するヒツト判定が可能になったτ目で有効なヒツ
ト判定が行われ、τ。

サイクルにおいて第２ステージ５ＴＧ２■が正常に実行
される（第４図（ｄ）　、　（ｅ）　、　（ｍ）　）。

一方、τ１１サイクルにおいては、ディレクトリメモリ
２１に対し、無効化対象データに対するインバリデーシ
ョン処理が行われる（第４図（２）のτ目すイクル）。

もし、τ、。サイクルにおけるインバリデーション要求
に引続き、複数のインバリデーション要求が連続して発
生した場合は、その期間だけＭＲＱＯＫ抑止回路１４は
ＭＲＱＯＫ信号の発生を抑止し、５ＴＩＮ）１回路１１
は、ステージ遷移抑止信号５ＴｒＮＨを発生し続ける。

インバリデーション要求Ｐ　ｒＮＶＬがオフになったサ
イクルにおいて、ＭＲＱＯＫ抑止回路１４はＭＲＱＯＫ
信号の抑止を停止し、これを受けて、５ＴＩＮＨ回路１
１は、ステージ遷移抑止信号５ＴＩＮＨをオフ（＊５Ｔ
ＩＮＨはオン）にする。

これにより、前述と同様にして、−時中断していた各ス
テージの処理が正常に続行される。

以上のようにして、キャッシュメモリにミスヒツトし、
かつインバリデーション要求がある場合のみ、ミスヒツ
トしたデータに対するデータ転送が終了したサイクルの
次のサイクルが１サイクルが開けられて、インバリデー
ション処理が行われ、更に次のサイクルから、直ちに中
断していた各ステージ処理が再開される。

以上本発明の一実施例について説明したが、本発明はこ
の実施例に限定されるものではなく、その発明の主旨に
従った各種の変形が可能である。

例えば・、キャッシュメモリにミスヒツトした場合のデ
ータ転送量は４ワードに限定されるものではない。また
、ミスヒツト時のインバリデーション要求が複数個連続
した場合にも本発明が適用できるものであることは、先
に実施例の所で説明したとおりである。

〔効　果〕

以上説明したように、本発明によれば、次の諸効果が得
られる。

（１）キャッシュメモリにミスヒツト時には、インバリ
デーション要求が発生したときのみミスヒツトデータの
データ転送終了後、ｌサイクル遅れてステージ処理を再
開させるようにしたので、インバリデーション要求のな
いときは無駄なサイクルが無くなって、メモリアクセス
処理効率を向上させることができる。

（２）インバリデーション要求個数に対応するサイクル
個数だけ遅れてステージ処理を再開させるようにすれば
、連続してインバリデーション要求が発生しても、これ
らのインバリデーション処理を正常に処理できるととも
に、中断された各アクセス要求に対するステージ処理を
正常に再開させることができる。

【図面の簡単な説明】

第１図は本発明の基本構成の説明図、 第２図は本発明の一実施例に係るメモリアクセス制御回
路が使用されるメモリアクセス制御システムの説明図、 第３図は本発明の一実施例の構成の説明図、第４図は同
実施例の動作タイミングチャートの説明図、 第５図は同実施例のミスヒツト時でかつインバリデーシ
ョンのあるときの動作タイミングチャートの説明図、 第６図はステージ遷移の説明図、 第７図は従来のメモリアクセス制御システムの説明図、 第８図は従来のメモリアクセス制御システムの動作タイ
ミングチャートの説明図、 第９図は従来のメモリアクセス制御システムにおけるミ
スヒツト時でかつインバリデーションのあるときの動作
タイミングチャートの説明図。 第１図及び第２図において、 １０・・・メモリアクセス制御回路、１１・・・ステー
ジ遷移抑止発生回路（ＳＴＩＮＨ発生回路）、１２・・
・メモリアクセス要求許可信号発生回路（ＭＲＱＯＫ発
生回路）、１３・・・ステージ遷移抑止停止回路（ＳＴ
ＩＮ）Ｉ停止回路）、１４・・・メモリアクセス要求許
可抑止回路（ＭＲＱＯＫ抑止回路）。

Claims (3)

【特許請求の範囲】
1. （１）第１サイクルでアドレスを送出し、第２サイクル
   で次のアクセスの第１サイクルとオーバラップしてデー
   タ転送を行い、第１サイクルで送出したアドレスと該ア
   ドレスによりディレクトリメモリをアクセスして得られ
   るヒット情報とアドレス情報とを第２サイクルの間保持
   し、ヒット情報がヒットを示した場合は、第２サイクル
   で前記保持されたアドレス情報によりキャッシュメモリ
   をアクセスし、ミスヒットした場合は、メインメモリよ
   り前記アドレス情報によりデータをリードし、２サイク
   ルでキャッシュメモリをアクセスするメモリアクセス制
   御回路において、 （ａ）第１サイクルで出力されたヒット情報がミスヒッ
   トを示した場合に、第２サイクルのステージ遷移を抑止
   するステージ遷移抑止信号を発生するステージ遷移抑止
   信号発生回路（１１）と、 （ｂ）ミスヒット時はメモリアクセス要求許可信号をオ
   フにし、メインメモリより前記アドレス情報によりリー
   ドされた最後のデータがキャッシュメモリに到達する直
   前のサイクルで前記メモリアクセス要求許可信号をオフ
   からオンにするメモリアクセス要求許可信号発生回路（
   １２）と、 （ｃ）前記メモリアクセス要求許可信号がオフからオン
   になったことを検出して、遷移抑止信号発生回路（１１
   ）の発生するステージ遷移抑止信号を停止させるステー
   ジ遷移抑止停止回路（１３）、 を備えたことを特徴とするメモリアクセス制御回路。
2. （２）前記メモリアクセス要求許可信号をオンにするサ
   イクルにおいて、自キャッシュメモリの無効化要求がな
   された場合、前記サイクルにおいて無効化処理を行うた
   めに、前記メモリアクセス要求許可信号がオンになるの
   を抑止するメモリアクセス要求許可抑止回路（１４）を
   設けたことを特徴とする請求項（１）記載のメモリアク
   セス制御回路。
3. （３）アクセス要求許可抑止回路（１４）が、前記メモ
   リアクセス要求許可信号をオンにするサイクルにおいて
   、自キャッシュメモリの無効化要求が連続して成された
   場合は、その期間引続きメモリアクセス要求許可信号を
   抑止し、無効化が不要になったサイクルからメモリアク
   セス要求許可信号をオンにするものであることを特徴と
   する請求項（２）記載のメモリアクセス制御回路。