JPH0479610A - 基準信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は同期のとれた異なる周波数の基準信号を発生
する回路に係り、特に光デイスク原盤製造用の基準信号
を得るのに好適な基準信号発生回路に関する。

（従来の技術） 光デイスク媒体は大容量かつ高密度記録であるため、ド
ライブ装置でデータを記録・再生する際に参照する記録
番地情報や記録・再生を安定に行うためのドライブ装置
用制御信号（サーボ信号）を予めフォーマット記録して
いる。このフォーマット記録は、回転テーブル上にフォ
トレジストを塗布した光デイスク原盤をセットし、回転
テーブルを駆動するモータの回転に同期させてレーザ露
光を行なうことでなされる。このため、レーザ露光を制
御する周波数ｆＬの光変調用基準信号ＬＭと、周波数ｆ
Ｍのモータ回転制御用基準信号ＭＤとの同期が重要であ
る。周波数ｆＯのマスタークロツタを分周して、周波数
ｆＬおよびｆＭの各信号を得ることができればよいが、
周波数ｆＬは記録すべぎフォーマットに依存し、周波数
ｆＭは使用するモータ等に依存する固有の値に限定され
る。

異なる周波数ｆＬ、ｆＭの間で同期をとる回路としては
、従来よりＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏ
ｐ）方式を利用したものが知られているが、電圧制御発
振回路（ＶＣＯ）の部分にアナログ回路的要素があり、
微少量の信号変動成分が存在する。光デイスク原盤製造
において、信号変動があると露光記録された信号（ビッ
ト）の半径方向および回転方向の並び具合に不規則なパ
ターン（ピットジッタ）を生ずる。

ＰＬＬ方式の欠点を除去した回路構成として、デジタル
分周方式の基準信号発生回路が、三菱化成Ｒ＆Ｄレビュ
ー　昭和６３年ｖｏ１．２Ｎｏ、２に開示されている。

第５図は従来のデジタル分周方式の基準信号発生回路の
ブロック構成図、第６図は同基準信号発生回路の動作を
示すタイムチャートである。

従来の基準信号発生回路１００は、第１の水晶発振回路
１０１で発生した第１の基準クロックＣＫｌを分周して
モータ回転制御用の基準信号ＭＤを生成する第１の分周
回路１０２と、第２の水晶発振回路１０３で発生した第
２の基準クロックＧＫ２を分周して光変調用の基準信号
ＬＭを生成する第２の分周回路１０４　と、第１の基準
クロックＣＫＩを入力として第６図（ｂ）に示す所定周
期ＴＳの同期タイミング信号ＳＹＮを発生する同期用タ
イミング信号発生回路１０５を備える。第２の分周回路
１０４は、リセット入力端子１０４ａへ同期タイミング
信号ＳＹＮが印加されると、その印加後の最初のクロッ
クＧＫ２Ｒで第２の分周回路１０４内の分周用カウンタ
等をリセットするよう構成されている。

したがって、第１のクロックＣＫＩに同期する同期タイ
ミング信号ＳＹＮで第２の分周回路１０４を周期的にリ
セットすることで、モータ回転制御用基準信号ＭＤに同
期した光変調用基準信号ＬＭが得られる。

（発明が解決しようとする課題） しかし、従来の基準信号発生回路は、第２の分周回路１
０４の人力である第２のクロックＣに２に対して非同期
の任意のタイミングで第２の分周回路１０４をリセット
させる構成であるから、モータ回転制御用基準信号ＭＤ
に対して光変調用基準信号ＬＭは第２のクロックＣＫ２
の１クロック分のジッタを生ずる。このため同期の時間
精度を向上するには、第２のクロックをより高速としな
ければならず、高価な高速論理用ＩＣが必要となりたり
、また所定周期の光変調用基準信号ＬＭを得るための分
周数が多くなることで分周器の回路規模が大きくなり、
これらに伴って回路の消費電力が増加する等の問題があ
る。

この発明はこのような課題を解決するためなされたもの
で、その目的は部品な回路構成で同期精度の高い基準信
号を得ることのできる基準信号発生回路を提供すること
にある。

（課題を解決するための手段） 前記課題を解決するためこの発明に係る基準信号発生回
路は、正帰還ループ内に遅延時間Ｔの遅延回路を備えた
発振周期２Ｔの自励式発振回路の発振停止入力端子に、
パルス幅が遅延時間Ｔよりも長く発振周期２Ｔより短く
、かつ、繰り返し同期が発振同期２Ｔの整数倍でマスタ
クロックに同期する同期タイミング信号を印加して、自
励式発振回路の発振出力をマスタクロックに同期させ、
自励式発振回路の発振出力およびマスタクロックに基づ
いて相互に同期する第１および第２の基準信号を得るよ
う構成したことを特徴とする。

（作用） 同期タイミング信号発生回路で生成したマスタクロック
に同期する同期タイミング信号を用いて、自励式発振回
路の発振開始・停止タイミングを周期的に規制するので
、自励式発振回路の発振出力はマスタクロックに同期す
る。

同期タイミング信号のパルス幅を遅延回路の遅延時間Ｔ
より長く、かつ、発振周期２Ｔより短く設定しているの
で、発振開始後の最初の１周期から所定の時間幅の発振
出力を得ることができる。

また、同期タイミング信号を発振周期２Ｔの整数倍の周
期で縁り返し印加するので、この繰り返し印加毎にマス
タクロックとの同期がはかられる。よって、自励発振出
力周期のずれに伴う同期ずれ量が累積されることを防止
することができ、比較的周波数安定度の低い発振回路を
用いる場合でも、同期精度の高い基準信号を得ることが
できる。

（実施例） 以下、この発明の実施例を添付図面に基づいて説明する
。

第１図はこの発明に係る基準信号発生回路のブロック構
成図、第２図は同基準信号発生回路の要部動作を示すタ
イムチャートである。

基準信号発生回路１は、周波数安定度の高い水晶振動子
等Ｘに基づいてマスタクロックＭＣＫを発生するマスタ
クロック発生回路２と、マスタクロックＭＣＫをＬ分周
して光変調用基準信号ＬＭを出力する分周回路３と、サ
ブクロツタＳＣＫを発生する自励式発振回路４と、サブ
クロックＳＣにをＭ分周してモータ回転制御用基準信号
ＭＤを出力する分周回路５、および、マスタクロックＭ
ＣＫに基づいて所定の周期で所定のパルス幅を有する同
期タイミング信号ＳＹＮを生成する同期タイミング信号
発生回路６を備え、同期タイミング信号ＳＹＮを自励式
発振回路４の発振停止入力端子４ａへ印加することで自
励式発振回路４の発振動作を規制して、マスタクロック
ＭＣＫに同期するサブクロックＳＣＫを発生させ、これ
ら各クロックＭＣＫ、ＳＣにをさらに分周することによ
り相互に同期のとれた各基準信号ＬＭ、ＭＤを得る構成
としている。

なお、マスタクロックＭＣにをＬ分周してモータ回転制
御用基準信号ＭＤを生成し、自励式発振回路４で発生し
たサブクロックＳＣＫに基づいて光変調用基準信号ＬＭ
を得る構成としてもよい。

自励式発振回路は４、ナンド回路４ｂの出力４Ｃを遅延
回路４ｅを介してナンド回路４ｂの方の入力端子４ｆへ
帰還させるとともに、他方の入力端子４ｇを発振停止入
力端子４ａへ接続して、発振停止入力端子４ａがＬレベ
ルの時は発振動作を停止し、Ｈレベルの時は発振を行な
うよう構成している。ナンド回路４ｂの出力はバッファ
回路として設けたインバータ回路４ｈを介して分周回路
（Ｍ分周）５へ供給する。

遅延回路４ｅは、遅延線等の遅延素子ＤＬと、半固定抵
抗器Ｖ’ＲおよびコンデンサＣからなる。

半固定抵抗器ＶＲおよびコンデンサＣからなる回路は、
遅延素子ＤＬの遅延時間ｔｄのバラツキを調節して所要
の遅延時間Ｔを得るためのもので、所要の遅延時間Ｔを
有する遅延素子ＤＬを用いる場合は半固定抵抗器Ｖ４お
よびコンデンサＣからなる調節回路は不要である。

以上の構成であるからこの自励式発振回路４は、発振停
止入力端子４ａにＨレベルの信号が印加されている状態
では、遅延時間Ｔの２倍の周期２ＴのサブクロックＳＣ
Ｋを出力する。発振停止入力端子４ａをＬレベルにする
と、ナンド回路４ｂの出力はＨレベル、インバータ４ｈ
の出力はＨレベルに規制され、ナンド回路４ｂの出力が
Ｈレベルの状態が遅延時間１以上継続すれはナンド回路
４ｂの一方の入力端子４ｆはＨレベルとなるので、この
時点以降に発振停止入力端子４ａをＨレベルにすれば、
サブクロツタＳＣＨの第１クロツクから所定の周期２Ｔ
の出力を得ることができる。

なお、ここではナンド回路４ｂ１段構成の発振回路を示
したが、３段構成の自励発振回路を用いてもよい。また
、発振停止入力端子４ａへＨレベルの信号を印加した時
に発振を停止させる構成でもよい。

同期タイミング信号発生回路６は、マスタクロックＭｅ
にをＮ分周して第２図（ｂ）に示す同期タイミング信号
ＳＹＮの印加周期Ｔ　ＳＹＮを設定するための信号を発
生する分周回路６ａと、その分周出力６ｂに基づいて所
定のパルス幅ＰＷのパルス信号を発生するパルス発生回
路６ｃとを備える。

パルス発生回路６ｃは、Ｄ型フリップフロップ６ｄ（以
下り型Ｆ／Ｆと記す）と、デコーダ回路付きのカウンタ
６ｅからなり、分周回路６ａの分周出力６ｂをＤ型Ｆ／
Ｆ６ｄのクロック入力端子Ｃへ印加して、分周出力６ｂ
の立上りでＶＤＤ　電源に接続されたデータ入力端子り
のＨレベルの論理人力をラッチし、Ｄ型Ｆ／Ｆ６ｄのＮ
Ｑ比出力Ｈ−Ｌレベルとしてカウンタ６ｅのリセット（
Ｒ）状態を解除し、カウンタ６ｅのクロック入力端子Ｃ
に印加しているマスタクロックＭＣにをカウントし、そ
のカウント出力ＱｎをＤ型Ｆ／Ｆ６ｄのリセット入力端
子Ｒへ印加してＤ型Ｆ／Ｆ６ｄをリセットしてＮＱ比出
力Ｌ−Ｈとしてカウンタ６ｅをリセット状態へ復帰させ
ることで、Ｄ型Ｆ／Ｆ６ｄのＮＱＩ子に、第２図（Ｃ）
に示す周期ＴＳＹＮでパルス幅ＰＷの同期タイミング信
号ＳＹＮを得ている。

なお、第２図のタイムチャートは、Ｎ分周回路６ａの分
周数Ｎを３０、カウンタ６ｅのデコード出力Ｑｎを２と
し、マスタクロックＭＣＫの周期ＴＭＣＨの３０倍の周
期ＴＳＹＣの１２倍のサブクロックＳＣＫを発生する場
合を示したものである。

同期タイミング信号ＳＹＮのパルス幅ＰＷは、自励式発
振回路４の発振周期２丁の号より長く、かつ、発振周期
２Ｔより短く設定しているので、第２図（Ｃ）に示す同
期タイミング信号ＳＹＮの立上りに同期してサブクロツ
タＳＣＫが立上ることになり、さらに、この立上り時点
から所定の発振周期２ＴのサブクロックＳＣＫが生成さ
れるので、マスタクロックＭＣＫとサブクロックＳＣＨ
の同期が完全に確立される。

第３図は自励式発振回路の発振周期が変動した場合の動
作を示すタイムチャートである。

第３図（ｂ）に示す標準周期２ＴのサブクロツタＳＣＫ
の発振周期が第３図（ｃ）　に示すように早くなり、同
期タイミング信号ＳＹＮの周期ＴＳＹＮ内に第１３番目
のサブクロック５Ｃ）ｔが立上るようなタイミングにな
っても、その立上りが第３図（ａ）　に示す同期タイミ
ング信号（ａ）の立下り時点より前にならない限り、Ｍ
分周回路５へ供給されるサブクロツタＳＣにの数は変動
しない。したがって、同期タイミング信号ＳＹＮのパル
ス幅ＰＷを広くする程、サブクロックＳＣＨの発振周期
が短くなる方向への変動には有利である。

しかし、同期タイミング信号ＳＹＮのパルス幅ＰＷを長
くすると、サブクロツタＳＣＫの発振周期が長くなる方
向への変動には不利となり、例えば第３図（ｄ）　に示
すように、サブクロックＳＣＨの第１２番目の立上りが
同期タイミング信号（ａ）の立下りの時点より後になる
と、Ｍ分周回路５へ供給するサブクロツタＳＣＫの数が
減少する。

このため温度変化、経時変化等に伴う自励式発振回路４
の周波数変動特性を考慮して、同期タイミング信号ＳＹ
Ｎのパルス幅ＰＷを適宜の値に設定することにより、同
期精度の高い基準信号を広い動作範囲にわたって得るこ
とができる。

第４図は自励式発振回路の他の構成例を示す回路図であ
る。

この自励式発振回路１４は、第１図に示した自励式発振
回路４ではその発振周期が長くなる方向へ変動した場合
に、Ｍ分周回路５へ供給するサブクロックＳＣＫの数が
１つ減少するという問題を解決したものであり、インバ
ータ回路１４ａ。

１４ｂ％Ｄ型Ｆ／Ｆ１４ｃ、オア回路１４ｄを追加した
ものである。

遅延回路４ｅの出力はインバータ回路１４ａの入力端子
ならびにＤ型Ｆ／Ｆ１４ｂのリセット入力端子Ｒへ接続
され、インバータ回路１４ａの出力はＤ型Ｆ／Ｆ１４ｃ
のデータ入力端子りへ印加される。Ｄ型Ｆ／Ｆ１４ｃの
クロック入力端子Ｃにはインバータ回路１４ｂを介して
同期タイミング信号ＳＹＮを供給し、同期タイミング信
号ＳＹＮの立下り時点で遅延回路４ｅの出力をインバー
タ回路１４ａを介してラッチする構成としている。した
がって、同期タイミング信号ＳＹＮの立下り時点で遅延
回路４ｅの出力がＬレベルの場合にはＤ型Ｆ／Ｆ１４ｃ
の出力端子ＱはＨレベルとなり、この出力は遅延回路４
ｅの出力がＨレベルとなってＤ型Ｆ／Ｆ１４ｃをリセッ
トするまで保持される。よって、Ｄ型Ｆ／Ｆ１４ｃの出
力端子Ｑに発生したパルスをオア回路１４ｄを介してＭ
分周回路５へ供給することで１パルス分の追加を行なう
。

なお、第４図に示した回路は自励式発振回路１４の発振
周期が所定周期２Ｔよりも長くなる場合の対策であり、
発振周期が所定の周期２Ｔよりも短くなって同期タイミ
ング信号ＳＹＮの立下り時点が、第３図（ｂ）に示すよ
うに第１２番目のサブクロツタＳＣにのＬレベルの期間
となっている場合にもサブクロックＳＣＫの数が１つ増
加され、好ましくない。そこで、自励式発振回路１４内
にサブクロツタＳＣＫをカウントする係数回路を設け、
この係数回路を同期タイミング信号ＳＹＮの立上りでリ
セットするよう構成し、同期タイミング信号ＳＹＮの立
下り時点でこの計数回路の計数値が所定数に達していな
い場合には、不足分のパルスを追加して、Ｍ分周回路へ
供給するパルス数を保証する構成としてもよい。

このような構成にすることにより、同期タイミング信号
ＳＹＮのパルス幅ｐｗを自励式発振回路１４の発振周期
２Ｔ近くまで長く設定しても、Ｍ分周回路５へ供給する
サックロックＳＣにの数（すなわち同期タイミング信号
ＳＹＮの印加周期内での周波数逓倍数）を所定数に保持
することができ、相互に同期化された各基準信号ＬＭ、
ＭＤを得ることができる。また、マスタクロックＭｅに
の周期またはパルス発生回路６Ｃを構成するカウンタ６
ｅの分周数設定に設計上の自由度が犬となり、さらに、
自励式発振回路１４の周波数精度をゆるくできるので、
遅延素子ＤＬの遅延時間ｔｄのバラツキを補正するため
調節回路を不要にすることができる。

（発明の効果） 以上説明したようにこの発明に係る基準信号発生回路は
、同期タイミング信号発生回路で生成したマスタクロッ
クに同期する同期タイミング信号を用いて、自励式発振
回路の発振開始・停止タイミングを周期的に規制するの
で、自励式発振回路の発振出力はマスタクロックに同期
する。よって、これらのマスタクロックおよび自励式発
振回路の発振出力であるサブクロックに基づいて、相互
に同期化された第１および第２の基準信号を得ることが
できる。

また、同期タイミング信号のパルス幅を遅延回路の遅延
時間Ｔよりも長く、かつ、発振周期２Ｔより短く設定し
ているので、発振開始後の最初の１周期から所定の時間
幅の発振出力（サブクロツタ）を得ることができ、マス
タクロックに対して周期的に発振出力（サブクロック）
の位相を同期させるので、周波数安定度の比較的低い自
励式発振回路を用いる場合でも、同期精度の高い第１お
よび第２の基準信号を得ることができる。

【図面の簡単な説明】

第１図はこの発明に係る基準信号発生回路のブロック構
成図、第２図は同基準信号発生回路の要部動作を示すタ
イムチャート、第３図は自励式発振回路の発振周期が変
動した場合の動作を示すタイムチャート、第４図は自励
式発振回路の他の構成例を示す回路図、第５図は従来の
デジタル分周方式の基準信号発生回路のブロック構成図
、第６図は従来の基準信号発生回路の動作を示すタイム
チャートである。 １・・・基！１！信号発生回路、２・・・マスタクロッ
ク発生回路、３・・・分周回路（分周数Ｌ）（第２基準
信号生成手段）、４．１４・・・自励式発振回路、４ａ
・・・発振停止入力端子、４ｂ・・・ナンド回路、４ｅ
・・・遅延回路、４ｈ・・・インバータ回路、５・・・
分周回路（分周数Ｍ）（第１基準信号生成手段）、６・
・・同期タイミング信号発生回路、６ａ・・・分周回路
（分周数Ｎ）、６ｃ・・・パルス発生回路、６ｄ・・・
Ｄ型フリップフロップ、６ｅ・・・カウンタ、１４ａ、
１４ｂ・・・ノア回路、ＤＬ・・・遅延素子、ＬＭ・・
・光変調用基準信号、ＭＣＫ・・・マスタクロック、Ｍ
Ｄ・・・モータ回転用基準信号、ｐｗ・・・同期タイミ
ング信号のパルス幅、ＳＹＮ・・・同期タイミング信号
、Ｔ・・・遅延回路の遅延時間、ＴＳＹＮ・・・同期タ
イミング信号の周期。

Claims (1)

【特許請求の範囲】
1. 　正帰還ループ内に遅延時間Ｔの遅延回路を備え発振周
   期２Ｔの発振出力を発生するとともに、この発振動作を
   停止させるための発振停止入力端子を備えた自励式発振
   回路と、この自励式発振回路の発振出力に基づいて第１
   の基準信号を生成する第１基準信号生成手段と、前記遅
   延時間Ｔより短い周期のマスタクロックを発生するマス
   タクロック発生回路と、このマスタクロックに基づいて
   第２の基準信号を生成する第２基準信号生成手段と、前
   記マスタクロックに基づいてパルス幅が前記遅延時間Ｔ
   より長く前記発振周期２Ｔより短く、かつ、繰り返し周
   期が前記発振周期２Ｔの整数倍である同期タイミング信
   号を生成する同期タイミング信号発生回路とを備え、こ
   の同期タイミング信号を前記自励式発振回路の発振停止
   入力端子へ印加して相互に同期のとれた第１および第２
   の基準信号を得ることを特徴とする基準信号発生回路。