JPH048013A - バイポーラｍｏｓ構成の３ステート・ドライバ回路 - Google Patents
バイポーラｍｏｓ構成の３ステート・ドライバ回路Info
- Publication number
- JPH048013A JPH048013A JP2108909A JP10890990A JPH048013A JP H048013 A JPH048013 A JP H048013A JP 2108909 A JP2108909 A JP 2108909A JP 10890990 A JP10890990 A JP 10890990A JP H048013 A JPH048013 A JP H048013A
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- JP
- Japan
- Prior art keywords
- circuit
- bipolar
- driver circuit
- transistor
- state driver
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バイポーラトランジスタ回路とＭＯＳ Ｆ
ＥＴ回路とを同一チップに構成した（）＼イボーラＭＯ
３構成という）３ステート・ドライバ回路に関するもの
である。
ＥＴ回路とを同一チップに構成した（）＼イボーラＭＯ
３構成という）３ステート・ドライバ回路に関するもの
である。
従来、ＣＭ ＯＳ （ｃｏｍｐｌｅｍｅｎｔａｒｙ ｌ
Ｉｌｅｔａｌ−ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ
）型の３ステート・ドライバ回路は、例えば第５図に示
す従来例１のように構成されている。すなわち入力端１
の入力信号りは、ＮＡＮＤ回路４およびＮＯＲ回路５の
一方の入力端に供給される。また入力端２の制御信号Ｅ
Ｎは、ＮＡＮＤ回路４のもう一方の入力端に供給され、
かつインバータ３を介してＮＯＲ回路５のもう一方の入
力端にも供給される。またＮＡＮＤ回路４の出力は出力
段のＰ Ｍ ＯＳ （Ｐ−ｃｈａｎｎｅｌ ＭＯＳ）Ｆ
ＥＴ（電界効果トランジスタ、以下トランジスタと略称
する）６のゲートに供給され、ＮＯＲ回路５の出力はＮ
Ｍ ＯＳ （Ｎ−ｃｈａｎｎｅｌ ＭＯＳ） トラ
ンジスタ８のゲートに供給される。そしてこのＰＭＯ３
，ＮＭＯＳトランジスタ６．８の共通接続点から出力端
７に出力信号ＯＵＴを得るように構成される。
Ｉｌｅｔａｌ−ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ
）型の３ステート・ドライバ回路は、例えば第５図に示
す従来例１のように構成されている。すなわち入力端１
の入力信号りは、ＮＡＮＤ回路４およびＮＯＲ回路５の
一方の入力端に供給される。また入力端２の制御信号Ｅ
Ｎは、ＮＡＮＤ回路４のもう一方の入力端に供給され、
かつインバータ３を介してＮＯＲ回路５のもう一方の入
力端にも供給される。またＮＡＮＤ回路４の出力は出力
段のＰ Ｍ ＯＳ （Ｐ−ｃｈａｎｎｅｌ ＭＯＳ）Ｆ
ＥＴ（電界効果トランジスタ、以下トランジスタと略称
する）６のゲートに供給され、ＮＯＲ回路５の出力はＮ
Ｍ ＯＳ （Ｎ−ｃｈａｎｎｅｌ ＭＯＳ） トラ
ンジスタ８のゲートに供給される。そしてこのＰＭＯ３
，ＮＭＯＳトランジスタ６．８の共通接続点から出力端
７に出力信号ＯＵＴを得るように構成される。
第７図は、このような３ステート・ドライバ回路に負荷
を接続した状態を示す。
を接続した状態を示す。
しかしながら、前述した従来のＣＭＯＳ型の３ステート
・ドライバ回路は、大きな負荷ドライブ能力を得るため
には、最終段にゲート幅の大きなＭＯＳトランジスタを
必要とし、またそれに合わせてＮＡＮＤ回路、ＮＯＲ回
路の出力段のＭＯＳトランジスタもゲート幅を大きく設
定する必要があり、ＩＣ（集積回路）のパターン面積が
大きくなるという問題があった。
・ドライバ回路は、大きな負荷ドライブ能力を得るため
には、最終段にゲート幅の大きなＭＯＳトランジスタを
必要とし、またそれに合わせてＮＡＮＤ回路、ＮＯＲ回
路の出力段のＭＯＳトランジスタもゲート幅を大きく設
定する必要があり、ＩＣ（集積回路）のパターン面積が
大きくなるという問題があった。
本発明は、このような問題を解決するためなされたもの
で、ＩＣのパターン面積を増大させることなく、大きな
負荷ドライブ能力を得ることのできる、３ステート・ド
ライバ回路を提供することを目的とするものである。
で、ＩＣのパターン面積を増大させることなく、大きな
負荷ドライブ能力を得ることのできる、３ステート・ド
ライバ回路を提供することを目的とするものである。
本発明は、前記目的を達成するため、バイポーラＭＯＳ
構成を用いるもので、詳しくは、３ステート・ドライバ
回路をつぎの（１）、（２）のとおりに構成するもので
ある。
構成を用いるもので、詳しくは、３ステート・ドライバ
回路をつぎの（１）、（２）のとおりに構成するもので
ある。
（１）出力段及びそのドライブ段にバイポーラトランジ
スタを用いたバイポーラＭＯＳ構成の３ステート・ドラ
イバ回路。
スタを用いたバイポーラＭＯＳ構成の３ステート・ドラ
イバ回路。
（２）前記（１）において、前段の一部の電源をそれ以
外の電源より低い電圧値のものとした前記（１）記載の
バイポーラＭＯＳ構成の３ステート・ドライバ回路。
外の電源より低い電圧値のものとした前記（１）記載の
バイポーラＭＯＳ構成の３ステート・ドライバ回路。
前記（１）、（２）の構成によれば、ＩＣのパターン面
積の増大なしに、大きな負荷ドライブ能力を発揮できる
。前記（２）の構成によれば、更に、入力電圧値に拘束
されることのない、大きな振幅の出力が得られる。
積の増大なしに、大きな負荷ドライブ能力を発揮できる
。前記（２）の構成によれば、更に、入力電圧値に拘束
されることのない、大きな振幅の出力が得られる。
以下本発明を実施例により詳しく説明する。
第１図は本発明の第１実施例である“バイポーラＭＯＳ
構成の３ステート・ドライバ回路”の回路図である。
構成の３ステート・ドライバ回路”の回路図である。
同図におイテ、■＋は電源、ＴＲ２，ＴＲ３はＰＭＯＳ
トランジスタ、ＴＲ４，ＴＲ５，ＴＲ６はＮＰＮ型バイ
ポーラトランジスタ、Ｒ１゜Ｒ２，Ｒ３は抵抗、ＴＲＩ
はＮＰＮ型バイポーラトランジスタである。１，２は入
力端、７は出力端である。
トランジスタ、ＴＲ４，ＴＲ５，ＴＲ６はＮＰＮ型バイ
ポーラトランジスタ、Ｒ１゜Ｒ２，Ｒ３は抵抗、ＴＲＩ
はＮＰＮ型バイポーラトランジスタである。１，２は入
力端、７は出力端である。
このバイポーラＭＯＳ構成において、入力端１の入力信
号りをＶ＋に設定し、バイポーラトランジスタＴＲＩを
オフ状態にすると、ＰＭＯＳトランジスタＴＲ３もオフ
状態となりバイポーラトランジスタＴＲ５もオフ状態と
なる。このとき制御信号ＥＮも同時にｖｌに設定すれば
、ＰＭＯＳトランジスタＴＲ２がオフし、さらにバイポ
ーラトランジスタＴＲ４，ＴＲ６がオフ状態となるため
、出力はハイインピーダンスの状態となる。
号りをＶ＋に設定し、バイポーラトランジスタＴＲＩを
オフ状態にすると、ＰＭＯＳトランジスタＴＲ３もオフ
状態となりバイポーラトランジスタＴＲ５もオフ状態と
なる。このとき制御信号ＥＮも同時にｖｌに設定すれば
、ＰＭＯＳトランジスタＴＲ２がオフし、さらにバイポ
ーラトランジスタＴＲ４，ＴＲ６がオフ状態となるため
、出力はハイインピーダンスの状態となる。
入力端２の制御信号ＥＮが■９の状態で、入力信号りを
０■に設定すると、バイポーラトランジスタＴＲＩがオ
ンしさらにＰＭＯＳトランジスタＴＲ３がオンするため
、トランジスタＴＲ３はバイポーラトランジスタＴＲ５
のベースを駆動してトランジスタＴＲ５もオンし、出力
端７の出力はハイレベルとなる。
０■に設定すると、バイポーラトランジスタＴＲＩがオ
ンしさらにＰＭＯＳトランジスタＴＲ３がオンするため
、トランジスタＴＲ３はバイポーラトランジスタＴＲ５
のベースを駆動してトランジスタＴＲ５もオンし、出力
端７の出力はハイレベルとなる。
つぎに入力信号りがＶ“の状態で、制御信号ＥＮを０■
に設定すると、ＰＭＯＳトランジスタＴＲ２がオンし、
トランジスタＴＲ４，ＴＲ６もオン状態になるので、出
力はローレベルになる。
に設定すると、ＰＭＯＳトランジスタＴＲ２がオンし、
トランジスタＴＲ４，ＴＲ６もオン状態になるので、出
力はローレベルになる。
以上の動作をタイミングチャートで示すと第４図のとお
りになる。なお図の“０ｐｅｎ″はハイインピーダンス
の状態を示す。
りになる。なお図の“０ｐｅｎ″はハイインピーダンス
の状態を示す。
本実施例で電源ｖ０を５ｖとして使用すれば、入力端１
．２共０〜５ｖ入力となり、入出力共０Ｍ０５回路とイ
ンターフェース可能である。本実施例の構成によれば、
大きな負荷ドライブ能力を必要とする３ステート・ドラ
イブ回路を設計する際 ａ、バイポーラＭＯＳ構成を用いるので、ＩＣのパター
ン面積を増大させることなく設計できる。
．２共０〜５ｖ入力となり、入出力共０Ｍ０５回路とイ
ンターフェース可能である。本実施例の構成によれば、
大きな負荷ドライブ能力を必要とする３ステート・ドラ
イブ回路を設計する際 ａ、バイポーラＭＯＳ構成を用いるので、ＩＣのパター
ン面積を増大させることなく設計できる。
ｂ、出力段にバイポーラトランジスタを用いるので、そ
のサイズの設計において、ＭＯＳトランジスタより負荷
依存性が少なくなる。
のサイズの設計において、ＭＯＳトランジスタより負荷
依存性が少なくなる。
Ｃ９入出力のインターフェースも０ＭＯ５と可能である
。
。
第２図は、本発明の第２実施例である“バイポーラＭＯ
Ｓ構成の３ステート・ドライバ回路”の回路図である。
Ｓ構成の３ステート・ドライバ回路”の回路図である。
本実施例は、第１実施例の初段のバイポーラトランジス
タＴＲＩが、ＮＭＯＳトランジスタになフている点を除
いて、第１実施例の構成と同様の構成であり、そして、
第１実施例と同様に、第４図に示すとおり動作する。本
実施例ではＴＲＩをＭＯＳ型とした分、ＩＣのパターン
面積が第１実施例より小さくなる。
タＴＲＩが、ＮＭＯＳトランジスタになフている点を除
いて、第１実施例の構成と同様の構成であり、そして、
第１実施例と同様に、第４図に示すとおり動作する。本
実施例ではＴＲＩをＭＯＳ型とした分、ＩＣのパターン
面積が第１実施例より小さくなる。
第３図は、本発明の第３実施例である“バイポーラＭＯ
Ｓ構成の３ステート・ドライバ回路”の回路図である。
Ｓ構成の３ステート・ドライバ回路”の回路図である。
第２実施例では、ＮＭＯＳトランジスタＴＲＩのゲート
及びＮＭＯＳトランジスタＴＲ２のソース、バックゲー
トを、他の回路と同様に、電源Ｖ“に接続しているが、
本実施例では、これらを他の回路とは別に、＋５Ｖの別
電源８に接続している。この構成で、電源ｖ０を５ｖ以
上に設定すれば、入力端１，２の信号り、ＥＮをＣＭＯ
Ｓ回路と共通にしながら、５ｖ以上の大振幅の出力を得
ることができる。
及びＮＭＯＳトランジスタＴＲ２のソース、バックゲー
トを、他の回路と同様に、電源Ｖ“に接続しているが、
本実施例では、これらを他の回路とは別に、＋５Ｖの別
電源８に接続している。この構成で、電源ｖ０を５ｖ以
上に設定すれば、入力端１，２の信号り、ＥＮをＣＭＯ
Ｓ回路と共通にしながら、５ｖ以上の大振幅の出力を得
ることができる。
ところで、本発明によればＩＣのパターン面積がどの程
度になるかを、第８図、第９図の対比により示す。第６
図は、第５図に示す従来例１の回路よりバイポーラトラ
ンジスタのみの回路（従来例２）を想定して示すもので
あり、第８図はこの回路の縦構造を示す図である。第９
図は第２実施例の縦構造を示す図である。これらの縦構
造からみて、全ての能動素子をバイポーラトランジスタ
とした従来例２より、出力段とそのドライブ段の能動素
子をバイポーラトランジスタとし、それ以外の能動素子
をＭＯＳ）ランジスタのみかまたは一部バイボーラトラ
ンジスタとした本発明の方がＩＣのパターン面積を増大
させなくてすむことが判る。
度になるかを、第８図、第９図の対比により示す。第６
図は、第５図に示す従来例１の回路よりバイポーラトラ
ンジスタのみの回路（従来例２）を想定して示すもので
あり、第８図はこの回路の縦構造を示す図である。第９
図は第２実施例の縦構造を示す図である。これらの縦構
造からみて、全ての能動素子をバイポーラトランジスタ
とした従来例２より、出力段とそのドライブ段の能動素
子をバイポーラトランジスタとし、それ以外の能動素子
をＭＯＳ）ランジスタのみかまたは一部バイボーラトラ
ンジスタとした本発明の方がＩＣのパターン面積を増大
させなくてすむことが判る。
以上説明したように、請求項１．２の発明によれば、Ｉ
Ｃのパターン面積を増大することなく、負荷ドライブ能
力の大きな、負荷依存性の少なし１３ステート・ドライ
ブ回路が得られる。
Ｃのパターン面積を増大することなく、負荷ドライブ能
力の大きな、負荷依存性の少なし１３ステート・ドライ
ブ回路が得られる。
また、請求項２の発明によれば、更に、入力信号をＣＭ
ＯＳ回路と共通にしながら、大きな振幅の出力を得るこ
とができる。
ＯＳ回路と共通にしながら、大きな振幅の出力を得るこ
とができる。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は本発明の第３実施例の
回路図、第４図は各実施例のタイミングチャート、第５
図は従来例１の回路図、第６図は従来例２の回路図、第
７図は負荷との接続を示す図、第８図は第６図の回路の
一般的な縦構造を示す図、第９図は第２実施例の縦構造
を示す図である。 ＴＲ２，ＴＲ３−−−−Ｍ０Ｓトランジスタ祈５１ 奥
方←斧りの Ｅつ、Ｗ間 第１図
の第２実施例の回路図、第３図は本発明の第３実施例の
回路図、第４図は各実施例のタイミングチャート、第５
図は従来例１の回路図、第６図は従来例２の回路図、第
７図は負荷との接続を示す図、第８図は第６図の回路の
一般的な縦構造を示す図、第９図は第２実施例の縦構造
を示す図である。 ＴＲ２，ＴＲ３−−−−Ｍ０Ｓトランジスタ祈５１ 奥
方←斧りの Ｅつ、Ｗ間 第１図
Claims (2)
- （１）出力段及びそのドライブ段にバイポーラトランジ
スタを用いたことを特徴とするバイポーラＭＯＳ構成の
３ステート・ドライバ回路。 - （２）前段の一部の電源をそれ以外の電源より低い電圧
値のものとしたことを特徴とする請求項１記載のバイポ
ーラＭＯＳ構成の３ステート・ドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108909A JPH048013A (ja) | 1990-04-26 | 1990-04-26 | バイポーラｍｏｓ構成の３ステート・ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108909A JPH048013A (ja) | 1990-04-26 | 1990-04-26 | バイポーラｍｏｓ構成の３ステート・ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH048013A true JPH048013A (ja) | 1992-01-13 |
Family
ID=14496712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108909A Pending JPH048013A (ja) | 1990-04-26 | 1990-04-26 | バイポーラｍｏｓ構成の３ステート・ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH048013A (ja) |
-
1990
- 1990-04-26 JP JP2108909A patent/JPH048013A/ja active Pending
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