JPH0480612B2 - - Google Patents
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- JPH0480612B2 JPH0480612B2 JP60012362A JP1236285A JPH0480612B2 JP H0480612 B2 JPH0480612 B2 JP H0480612B2 JP 60012362 A JP60012362 A JP 60012362A JP 1236285 A JP1236285 A JP 1236285A JP H0480612 B2 JPH0480612 B2 JP H0480612B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデイジタル差動リレー、特に、電力
系統における各種主機又は送電線等の保護を、デ
イジタル方式による差動保護の原理で達成するデ
イジタル差動リレーに関するものである。
系統における各種主機又は送電線等の保護を、デ
イジタル方式による差動保護の原理で達成するデ
イジタル差動リレーに関するものである。
第３図は例えば電気書院発行の「電気計算」に
記載されているデイジタル差動リレーの基本構成
を示す図である。図において、１は保護対象母
線、１１〜１ｎは母線から引き出される線路、２
１〜２ｎは各線路１１〜１ｎに設置された変流器
（又は変圧器）（以下、CT（又はPT）と略称す
る）、３１〜３ｎはCT（又はPT）からの入力を適
切な量に変換するための入力トランスで、これら
CT（又はPT）２１〜２ｎと入力トランス３１〜
３ｎにより入力変換部を構成している。４１〜４
ｎは、入力から基本波成分を導出するためのフイ
ルタ、５１〜５ｎはフイルタを通過した交流量を
一定間隔でサンプリングし、次のサンプリング時
点までホールドする機能を持つサンプリングホー
ルド回路、８はサンプリングホールド回路からの
出力を順次切り換えて、次段のアナログ・デイジ
タルコンバータ（以下、Ａ／Ｄコンバータと略称
する）９に入力しデイジタル量に時分割に変換す
るためのマルチプレクサ、１０はＡ／Ｄコンバー
タ９からのデイジタル量を受け、内蔵するメモリ
ー、演算回路を用いて最終的にリレーの動作判定
を行うマイクロコンピユータ（以下、MDPと略
称する）である。
記載されているデイジタル差動リレーの基本構成
を示す図である。図において、１は保護対象母
線、１１〜１ｎは母線から引き出される線路、２
１〜２ｎは各線路１１〜１ｎに設置された変流器
（又は変圧器）（以下、CT（又はPT）と略称す
る）、３１〜３ｎはCT（又はPT）からの入力を適
切な量に変換するための入力トランスで、これら
CT（又はPT）２１〜２ｎと入力トランス３１〜
３ｎにより入力変換部を構成している。４１〜４
ｎは、入力から基本波成分を導出するためのフイ
ルタ、５１〜５ｎはフイルタを通過した交流量を
一定間隔でサンプリングし、次のサンプリング時
点までホールドする機能を持つサンプリングホー
ルド回路、８はサンプリングホールド回路からの
出力を順次切り換えて、次段のアナログ・デイジ
タルコンバータ（以下、Ａ／Ｄコンバータと略称
する）９に入力しデイジタル量に時分割に変換す
るためのマルチプレクサ、１０はＡ／Ｄコンバー
タ９からのデイジタル量を受け、内蔵するメモリ
ー、演算回路を用いて最終的にリレーの動作判定
を行うマイクロコンピユータ（以下、MDPと略
称する）である。
次に動作について説明する。CT（又はPT）２
１〜２ｎからの交流入力は、一旦、入力トランス
３１〜３ｎで絶縁を兼ねて、デイジタル処理に適
切な電圧量に変換され、その後、フイルタ４１〜
４ｎで系統のノイズ、直流分等をカツトされ、次
にサンプリングホールド回路５１〜５ｎで一定間
隔で瞬時値がサンプリングされる。このサンプリ
ング周期としては、通常、演算式に有利な電気角
30゜毎又は90゜毎が採られる。
１〜２ｎからの交流入力は、一旦、入力トランス
３１〜３ｎで絶縁を兼ねて、デイジタル処理に適
切な電圧量に変換され、その後、フイルタ４１〜
４ｎで系統のノイズ、直流分等をカツトされ、次
にサンプリングホールド回路５１〜５ｎで一定間
隔で瞬時値がサンプリングされる。このサンプリ
ング周期としては、通常、演算式に有利な電気角
30゜毎又は90゜毎が採られる。
第４図は30゜サンプリングの場合を示し、図で
は丁度、ｃ点で瞬時値（斜線部の大きさ）をサン
プリングしたことを示している。このｃ点でのサ
ンプリング値は次のｄ点でのサンプリングまでサ
ンプリングホールド回路５１〜５ｎでホールドさ
れる。このｃ点とｄ点の間の時間を利用して、マ
ルチプレクサ８は複数の瞬時値を時分割してＡ／
Ｄコンバータ９に与え、このＡ／Ｄコンバータで
デイジタル量に変換された後に、MDP１０でリ
レー（図示せず）の動作判定が行なわれる。
は丁度、ｃ点で瞬時値（斜線部の大きさ）をサン
プリングしたことを示している。このｃ点でのサ
ンプリング値は次のｄ点でのサンプリングまでサ
ンプリングホールド回路５１〜５ｎでホールドさ
れる。このｃ点とｄ点の間の時間を利用して、マ
ルチプレクサ８は複数の瞬時値を時分割してＡ／
Ｄコンバータ９に与え、このＡ／Ｄコンバータで
デイジタル量に変換された後に、MDP１０でリ
レー（図示せず）の動作判定が行なわれる。
なお、70の発振器は、正確に電気角30゜毎にサ
ンプリングホールド回路５１〜５ｎでサンプリン
グが行なわれるようにサンプリングパルスを発生
する役目を有する。
ンプリングホールド回路５１〜５ｎでサンプリン
グが行なわれるようにサンプリングパルスを発生
する役目を有する。
上記構成のデイジタル差動リレーの動作判定は
系統からの入力量、特に、CTから入力が直流分
等で極端に飽和した出力を出さないことを前提条
件としている。
系統からの入力量、特に、CTから入力が直流分
等で極端に飽和した出力を出さないことを前提条
件としている。
従つて、事故発生から例えば2ms程度の期間は
正確なサンプリングデータが得られるが、2msを
越えて次の極性反転までの期間はCT等の飽和に
よる誤差差動入力が入り、判定を誤つてしまう。
このため、2ms期間内で得られたサンプリングデ
ータを１サイクル程度保持し、次の極性反転した
時のサンプリングデータを更に１サイクル程度引
き伸ばしてリレーの動作判定を行なわなければな
らない。従つて、母線保護のように外部故障の発
生した端子に電流が集中し、極端に飽和すること
が考えられる場合は、2ms間のサンプリングデー
タを用いて、１サイクル以内でリレーの動作判定
ができないという問題点があつた。
正確なサンプリングデータが得られるが、2msを
越えて次の極性反転までの期間はCT等の飽和に
よる誤差差動入力が入り、判定を誤つてしまう。
このため、2ms期間内で得られたサンプリングデ
ータを１サイクル程度保持し、次の極性反転した
時のサンプリングデータを更に１サイクル程度引
き伸ばしてリレーの動作判定を行なわなければな
らない。従つて、母線保護のように外部故障の発
生した端子に電流が集中し、極端に飽和すること
が考えられる場合は、2ms間のサンプリングデー
タを用いて、１サイクル以内でリレーの動作判定
ができないという問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、一般にCTは系統故障電流が
直流分を含有する場合、残留磁束も考慮すると、
故障が発生した瞬間から2ms程度の後には飽和
し、その後、極性が反転する時点までは、出力を
殆んど変成しない領域となるため、故障が発生し
てからの2ms間のサンプリングデータを用いて、
リレーの動作判定を行えるようにして、直流分等
で極端に飽和した場合にも正確な動作判定が可能
なデイジタル差動リレーを得ることを目的とす
る。
になされたもので、一般にCTは系統故障電流が
直流分を含有する場合、残留磁束も考慮すると、
故障が発生した瞬間から2ms程度の後には飽和
し、その後、極性が反転する時点までは、出力を
殆んど変成しない領域となるため、故障が発生し
てからの2ms間のサンプリングデータを用いて、
リレーの動作判定を行えるようにして、直流分等
で極端に飽和した場合にも正確な動作判定が可能
なデイジタル差動リレーを得ることを目的とす
る。
この発明に係るデイジタル差動リレーは、系統
交流入力を変成する変流器または変成器の出力を
処理しやすい量に変換する複数の入力変換部と、
この入力変換部の出力を一定期間でサンプリング
して次のサンプリング時点までホールドする複数
のサンプリングホールド回路と、この各サンプリ
ングホールド回路の出力を順次切換えてアナロ
グ・デイジタルコンバータに入力するマルチプレ
クサと、上記アナログ・デイジタルコンバータの
出力するサンプリングデータを導入記憶するメモ
リ部を有し、該メモリに記憶されたサンプリング
データにより、リレー演算してリレーの動作判定
を行うマイクロコンピユータと、上記サンプリン
グホールド回路、マルチプレクサ、及びアナロ
グ・デイジタルコンバータに一定間隔でサンプリ
ングを行うためのサンプリングパルスを発生する
発振器と、上記いずれかの入力変換部の出力が所
定レベルに達したことを条件に上記発振器のサン
プリング周期を速め、上記変流器または変成器の
不飽和期間に高速サンプリングしたデータをマイ
クロコンピユータのメモリへ記憶させる発振制御
回路とを備え、上記マイクロコンピユータは高速
サンプリングしたデータをもとに系統交流入力の
１サイクル終了以内にリレー演算するものであ
る。
交流入力を変成する変流器または変成器の出力を
処理しやすい量に変換する複数の入力変換部と、
この入力変換部の出力を一定期間でサンプリング
して次のサンプリング時点までホールドする複数
のサンプリングホールド回路と、この各サンプリ
ングホールド回路の出力を順次切換えてアナロ
グ・デイジタルコンバータに入力するマルチプレ
クサと、上記アナログ・デイジタルコンバータの
出力するサンプリングデータを導入記憶するメモ
リ部を有し、該メモリに記憶されたサンプリング
データにより、リレー演算してリレーの動作判定
を行うマイクロコンピユータと、上記サンプリン
グホールド回路、マルチプレクサ、及びアナロ
グ・デイジタルコンバータに一定間隔でサンプリ
ングを行うためのサンプリングパルスを発生する
発振器と、上記いずれかの入力変換部の出力が所
定レベルに達したことを条件に上記発振器のサン
プリング周期を速め、上記変流器または変成器の
不飽和期間に高速サンプリングしたデータをマイ
クロコンピユータのメモリへ記憶させる発振制御
回路とを備え、上記マイクロコンピユータは高速
サンプリングしたデータをもとに系統交流入力の
１サイクル終了以内にリレー演算するものであ
る。
この発明におけるデイジタル差動リレーは、い
ずれかの入力変換部の出力が所定レベルに達した
ことを条件に発振制御器で、発振器のサンプリン
グ周期を速め、変流器または変成器の不飽和期間
に高速サンプリングしたデータをマイクロコンピ
ユータのメモリへ記憶させるとともに、該サンプ
リングデータをもとに系統交流入力の１サイクル
終了以内にリレー演算することができ、精度の高
いデイジタル差動リレーを得ることができる。
ずれかの入力変換部の出力が所定レベルに達した
ことを条件に発振制御器で、発振器のサンプリン
グ周期を速め、変流器または変成器の不飽和期間
に高速サンプリングしたデータをマイクロコンピ
ユータのメモリへ記憶させるとともに、該サンプ
リングデータをもとに系統交流入力の１サイクル
終了以内にリレー演算することができ、精度の高
いデイジタル差動リレーを得ることができる。
以下、この発明の一実施例を第１図について説
明する。第１図において、６は発振器７を制御し
てサンプリングパルスの周期を変化させる発振制
御器である。なお、前記第３図と同一部分には同
一符号を付して説明を省略する。
明する。第１図において、６は発振器７を制御し
てサンプリングパルスの周期を変化させる発振制
御器である。なお、前記第３図と同一部分には同
一符号を付して説明を省略する。
次に動作について説明する。母線１に接続され
る線路１１〜１ｎに流れる電流を変成するCT２
１〜２ｎ出力は、入力トランス３１〜３ｎで適切
な量に変換され、その後、フイルタ４１〜４ｎを
通つて、サンプリングホール回路５１〜５ｎに供
給されると共に発振制御器６に供給される。
る線路１１〜１ｎに流れる電流を変成するCT２
１〜２ｎ出力は、入力トランス３１〜３ｎで適切
な量に変換され、その後、フイルタ４１〜４ｎを
通つて、サンプリングホール回路５１〜５ｎに供
給されると共に発振制御器６に供給される。
発振制御器６はフイルタ４１〜４ｎのいずれか
の出力でも所定値を越えると、瞬時に発振器７の
ゲート（図示せず）を開き、この発振器７を電気
角5゜間隔のサンプリングパルスが2ms間だけ出力
されるように制御する。その後、１サイクル後に
再度同様の動作を繰り返し、元の状態に戻る。
の出力でも所定値を越えると、瞬時に発振器７の
ゲート（図示せず）を開き、この発振器７を電気
角5゜間隔のサンプリングパルスが2ms間だけ出力
されるように制御する。その後、１サイクル後に
再度同様の動作を繰り返し、元の状態に戻る。
第２図は外部故障が発生した線路のCT出力波
形を示すもので、直流分が重畳し、斜線部がリレ
ー動作判定を行なうに必要なデータの検出に適さ
ない飽和期間である。
形を示すもので、直流分が重畳し、斜線部がリレ
ー動作判定を行なうに必要なデータの検出に適さ
ない飽和期間である。
まず、母線１に接続される各線路１１〜１ｎの
電流入力がCT２１〜２ｎ、PT３１〜３ｎ、フイ
ルタ４１〜４ｎを介してサンプリングホールド回
路５１〜５ｎに導入され、瞬時値電流がホールド
される。
電流入力がCT２１〜２ｎ、PT３１〜３ｎ、フイ
ルタ４１〜４ｎを介してサンプリングホールド回
路５１〜５ｎに導入され、瞬時値電流がホールド
される。
いま、第２図のａ点にて、フイルタ４１〜４ｎ
の何れかの出力が所定レベルに達すると、発振制
御器６はサンプリングホールド回路５１〜５ｎ、
マルチプレクサ８、及びＡ／Ｄ変換器９に一定間
隔でサンプリングパルスを発生する発振器７を制
御し、発振器７は電気角5゜間隔のサンプリングパ
ルスを2ms間出力する。
の何れかの出力が所定レベルに達すると、発振制
御器６はサンプリングホールド回路５１〜５ｎ、
マルチプレクサ８、及びＡ／Ｄ変換器９に一定間
隔でサンプリングパルスを発生する発振器７を制
御し、発振器７は電気角5゜間隔のサンプリングパ
ルスを2ms間出力する。
そして、このサンプリングパルスでサンプリン
グが行なわれ、上記サンプリングホールド回路５
１〜５ｎにホールドされた電流瞬時値がマルチプ
レクサ８、Ａ／Ｄ変換器９を介して変流器または
変成器の不飽和期間に高速サンプリングしたデー
タがMDP１０のメモリに記憶される。
グが行なわれ、上記サンプリングホールド回路５
１〜５ｎにホールドされた電流瞬時値がマルチプ
レクサ８、Ａ／Ｄ変換器９を介して変流器または
変成器の不飽和期間に高速サンプリングしたデー
タがMDP１０のメモリに記憶される。
この記憶される電流瞬時値を各線路毎にI1〜In
とした場合、上記MDP１０は、 ED−〓1ER≧K1 ……(1) 〓ED〓≧K2 ……(2) の演算を行ない、この(1)、(2)式が両方共に成立し
た時にリレー動作判定とする。
とした場合、上記MDP１０は、 ED−〓1ER≧K1 ……(1) 〓ED〓≧K2 ……(2) の演算を行ない、この(1)、(2)式が両方共に成立し
た時にリレー動作判定とする。
ここで、EDはI1＋I2＋…＋Inであつて各線路１
１〜１ｎの電流瞬時値のベクトル合成値、ERは
MAX｛〓I1〓，〓I2〓，……〓In〓｝であつて各
線路１１〜１ｎの電流瞬時値の中の最大値、〓1
は抑制比率を決める係数、K1は動作比率を決め
る定数、K2はリレー最小動作感度を決める定数
である。なお、(2)式のEDはプラス，マイナスを
問わないので、絶対値符号をつけたものである。
１〜１ｎの電流瞬時値のベクトル合成値、ERは
MAX｛〓I1〓，〓I2〓，……〓In〓｝であつて各
線路１１〜１ｎの電流瞬時値の中の最大値、〓1
は抑制比率を決める係数、K1は動作比率を決め
る定数、K2はリレー最小動作感度を決める定数
である。なお、(2)式のEDはプラス，マイナスを
問わないので、絶対値符号をつけたものである。
上記のように、電気角5゜間隔のサンプリングの
場合、2ms間サンプリングすることで５回以上の
回数でサンプリングが可能となり、通常、３〜４
回の判定結果を照合して最終判定出力が出される
デイジタル差動リレーにとつて、充分なサンプリ
ング回数と言える。
場合、2ms間サンプリングすることで５回以上の
回数でサンプリングが可能となり、通常、３〜４
回の判定結果を照合して最終判定出力が出される
デイジタル差動リレーにとつて、充分なサンプリ
ング回数と言える。
しかし、もし何らかの原因で、第１波目のサン
プリングで判定照合回数が所定値に達しなかつた
場合を考慮し、１サイクル後に再度2ms間だけ発
振制御器６で発振器７を制御して、第２波目まで
上記と同様に電気角5゜間隔でサンプリングを可能
としている。
プリングで判定照合回数が所定値に達しなかつた
場合を考慮し、１サイクル後に再度2ms間だけ発
振制御器６で発振器７を制御して、第２波目まで
上記と同様に電気角5゜間隔でサンプリングを可能
としている。
なお、上記実施例では、CT飽和が厳しい母線
保護に関しての適用を示したが、その他の差動保
護、例えば、送電線、変圧器等の保護においても
同様に適用し得ることは言うまでもない。
保護に関しての適用を示したが、その他の差動保
護、例えば、送電線、変圧器等の保護においても
同様に適用し得ることは言うまでもない。
以上のようにこの発明によれば、入力変換部の
出力が2ms程度の不飽和期間におけるサンプリン
グデータの検出回数を上げ、飽和期間で上記サン
プリングデータをもとにリレーの動作判定を行う
ようにしたので、上記入力変換部の出力が極端に
飽和しても従来のデイジタルリレーの処理能力を
左程、上げることなく、正確なリレー動作判定が
１サイクル以内で可能なデイジタル差動リレーを
得ることができるという効果がある。
出力が2ms程度の不飽和期間におけるサンプリン
グデータの検出回数を上げ、飽和期間で上記サン
プリングデータをもとにリレーの動作判定を行う
ようにしたので、上記入力変換部の出力が極端に
飽和しても従来のデイジタルリレーの処理能力を
左程、上げることなく、正確なリレー動作判定が
１サイクル以内で可能なデイジタル差動リレーを
得ることができるという効果がある。
第１図はこの発明の一実施例によるデイジタル
差動リレーの回路構成図、第２図はCTの出力が
直流分により飽和している状態を示す図、第３図
は従来のデイジタル差動リレーの回路構成図、第
４図はそのデイジタル差動リレーにおける電気角
30゜のサンプリング点を示す図である。 ２１〜２ｎ，３１〜３ｎは入力変換部（CT又
はPT）、４１〜４ｎはフイルタ、５１〜５ｎはサ
ンプリングホールド回路、６は発振制御器、７は
発振器、８はマルチプレクサ、９はアナログ・デ
イジタルコンバータ、１０はマイクロコンピユー
タ。なお、図中、同一符号は同一、または相当部
分を示す。
差動リレーの回路構成図、第２図はCTの出力が
直流分により飽和している状態を示す図、第３図
は従来のデイジタル差動リレーの回路構成図、第
４図はそのデイジタル差動リレーにおける電気角
30゜のサンプリング点を示す図である。 ２１〜２ｎ，３１〜３ｎは入力変換部（CT又
はPT）、４１〜４ｎはフイルタ、５１〜５ｎはサ
ンプリングホールド回路、６は発振制御器、７は
発振器、８はマルチプレクサ、９はアナログ・デ
イジタルコンバータ、１０はマイクロコンピユー
タ。なお、図中、同一符号は同一、または相当部
分を示す。
Claims (1)
- １ 系統交流入力を変成する変流器または変成器
の出力を処理しやすい量に変換する複数の入力変
換部と、この入力変換部の出力を一定期間でサン
プリングして次のサンプリング時点までホールド
する複数のサンプリングホールド回路と、この各
サンプリングホールド回路の出力を順次切換えて
アナログ・デイジタルコンバータに入力するマル
チプレクサと、上記アナログ・デイジタルコンバ
ータの出力するサンプリングデータを導入記憶す
るメモリ部を有し、該メモリに記憶されたサンプ
リングデータにより、リレー演算してリレーの動
作判定を行うマイクロコンピユータと、上記サン
プリングホールド回路、マルチプレクサ、及びア
ナログ・デイジタルコンバータに一定間隔でサン
プリングを行うためのサンプリングパルスを発生
する発振器と、上記いずれかの入力変換部の出力
が所定レベルに達したことを条件に上記発振器の
サンプリング周期を速め、上記変流器または変成
器の不飽和期間に高速サンプリングしたデータを
マイクロコンピユータのメモリへ記憶させる発振
制御回路とを備え、上記マイクロコンピユータは
高速サンプリングしたデータをもとに系統交流入
力の１サイクル終了以内にリレー演算することを
特徴とするデイジタル差動リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012362A JPS61173623A (ja) | 1985-01-28 | 1985-01-28 | デイジタル差動リレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012362A JPS61173623A (ja) | 1985-01-28 | 1985-01-28 | デイジタル差動リレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173623A JPS61173623A (ja) | 1986-08-05 |
| JPH0480612B2 true JPH0480612B2 (ja) | 1992-12-21 |
Family
ID=11803159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60012362A Granted JPS61173623A (ja) | 1985-01-28 | 1985-01-28 | デイジタル差動リレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61173623A (ja) |
-
1985
- 1985-01-28 JP JP60012362A patent/JPS61173623A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61173623A (ja) | 1986-08-05 |
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