JPS6244657B2 - - Google Patents
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- Publication number
- JPS6244657B2 JPS6244657B2 JP56021065A JP2106581A JPS6244657B2 JP S6244657 B2 JPS6244657 B2 JP S6244657B2 JP 56021065 A JP56021065 A JP 56021065A JP 2106581 A JP2106581 A JP 2106581A JP S6244657 B2 JPS6244657 B2 JP S6244657B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- arithmetic
- storage means
- absolute value
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明はマイクロプログラム制御型のデータ処
理装置における演算論理回路の演算動作の制御を
行なう演算処理装置に関する。 従来、この種の演算処理装置は、２個のオペラ
ンドを格納するデータレジスタと、該オペランド
の演算動作を指定するレジスタと、該オペランド
の演算を行なう演算論理回路（ALU）と、該演
算結果を格納するレジスタとから構成されてい
る。いま、固定小数点データの絶対値を求めよう
とするとオペランドを格納する２個のレジスタの
１つに“０”のデータがセツトされ、他方に該固
定小数点データがセツトされる。次に、該固定小
数点データの最左端ビツトを調べて、該データの
正負が判定される。該データが非負（正または
零）ならば、該演算モードを指定するモードレジ
スタには加算を行なう演算モードがセツトされ、
該データが負ならば該演算データを指定するモー
ドレジスタには減算を行なうモードがセツトされ
る。最後に、演算結果を格納するレジスタに該演
算論理回路の出力がセツトされる。 従つて、このような動作をマイクロプログラム
で制御により達成しようとすると４ステツプを必
要とする。 本発明の目的は固定小数点データの絶対値を求
めるマイクロプログラムのステツプ数を削減でき
るようにした演算処理装置を提供することにあ
る。 本発明の装置は、マイクロプログラム制御型情
報処理装置において、マイクロプログラムにより
指示される演算を行なう演算論理回路と、該演算
論理回路の入力データの条件に応じた演算モード
を選択する演算モード切替回路とを有し、該演算
モード切替回路出力により該演算論理回路の演算
動作を制御することを特徴とする。 次に本発明について図面を参照して詳細に説明
する。 第１図を参照すると本発明の一実施例は２個の
オペランドを格納する４バイトのデータレジスタ
１，２、該オペランドの演算モードを格納するモ
ードレジスタ４、絶対値の演算の指示を行なう制
御レジスタ５、絶対値演算の指示２ａと該データ
レジスタ２の最左端ビツト１ａとの論理積をとる
アンドゲート７、該アンドゲートの出力３ａによ
り演算モードの切替えを行なう演算モード切替回
路６、該演算モード切替回路６により指示された
演算モードで該２個のオペランドの演算を行なう
演算論理回路（ALU）８および該回路８の演算
結果を格納する４バイトの結果レジスタ３から構
成されている。 次に第１図、第１表および第２表を参照しなが
ら本実施例の動作を詳細に説明する。 第１表を参照すると、演算モードMo−M4がそ
れぞれ（１、０、１、１、０）および（１、１、
０、０、１）で減算動作と加算動作とを以下詳細
に説明する。 なお、第２表はモードレジスタ４の出力
（So、S1、S2、S3、S4、C0）が該演算モード切替
回路６によりどのように変化するかを示してい
る。この第２表からも明らかなように、絶対値の
演算指示がない場合に演算モードは変化しない
が、絶対値の演算指示があり、かつ符号が負の場
合には演算モードは変化する。
理装置における演算論理回路の演算動作の制御を
行なう演算処理装置に関する。 従来、この種の演算処理装置は、２個のオペラ
ンドを格納するデータレジスタと、該オペランド
の演算動作を指定するレジスタと、該オペランド
の演算を行なう演算論理回路（ALU）と、該演
算結果を格納するレジスタとから構成されてい
る。いま、固定小数点データの絶対値を求めよう
とするとオペランドを格納する２個のレジスタの
１つに“０”のデータがセツトされ、他方に該固
定小数点データがセツトされる。次に、該固定小
数点データの最左端ビツトを調べて、該データの
正負が判定される。該データが非負（正または
零）ならば、該演算モードを指定するモードレジ
スタには加算を行なう演算モードがセツトされ、
該データが負ならば該演算データを指定するモー
ドレジスタには減算を行なうモードがセツトされ
る。最後に、演算結果を格納するレジスタに該演
算論理回路の出力がセツトされる。 従つて、このような動作をマイクロプログラム
で制御により達成しようとすると４ステツプを必
要とする。 本発明の目的は固定小数点データの絶対値を求
めるマイクロプログラムのステツプ数を削減でき
るようにした演算処理装置を提供することにあ
る。 本発明の装置は、マイクロプログラム制御型情
報処理装置において、マイクロプログラムにより
指示される演算を行なう演算論理回路と、該演算
論理回路の入力データの条件に応じた演算モード
を選択する演算モード切替回路とを有し、該演算
モード切替回路出力により該演算論理回路の演算
動作を制御することを特徴とする。 次に本発明について図面を参照して詳細に説明
する。 第１図を参照すると本発明の一実施例は２個の
オペランドを格納する４バイトのデータレジスタ
１，２、該オペランドの演算モードを格納するモ
ードレジスタ４、絶対値の演算の指示を行なう制
御レジスタ５、絶対値演算の指示２ａと該データ
レジスタ２の最左端ビツト１ａとの論理積をとる
アンドゲート７、該アンドゲートの出力３ａによ
り演算モードの切替えを行なう演算モード切替回
路６、該演算モード切替回路６により指示された
演算モードで該２個のオペランドの演算を行なう
演算論理回路（ALU）８および該回路８の演算
結果を格納する４バイトの結果レジスタ３から構
成されている。 次に第１図、第１表および第２表を参照しなが
ら本実施例の動作を詳細に説明する。 第１表を参照すると、演算モードMo−M4がそ
れぞれ（１、０、１、１、０）および（１、１、
０、０、１）で減算動作と加算動作とを以下詳細
に説明する。 なお、第２表はモードレジスタ４の出力
（So、S1、S2、S3、S4、C0）が該演算モード切替
回路６によりどのように変化するかを示してい
る。この第２表からも明らかなように、絶対値の
演算指示がない場合に演算モードは変化しない
が、絶対値の演算指示があり、かつ符号が負の場
合には演算モードは変化する。
【表】
【表】
【表】
例えば、４バイト長固定小数点データＸの絶対
値を求める場合には、マイクロプログラムの第１
ステツプにおいて、該データレジスタ１，２には
“０”と該データＸとがそれぞれセツトされ、該
モードレジスタ４には、加算のモード（S0、S1、
S2、S3、S4、C0）＝（１、１、０、０、１、０）
がセツトされ、該制御レジスタ５には、絶対値の
演算を行なう指示として“１”がセツトされる。
そのとき、該アンドゲート７は開かれて該データ
Ｘの符号ビツトにより第２表に示すように演算モ
ードが切替えられる。仮に、データＸの値が非負
（正または零）で符号ビツトが“０”の場合、該
切替回路６の出力（Mo、M1、M2、M3、M4、
CIN）として該レジスタ４にセツトされた演算モ
ード（１、１、０、０、１、１、０）がそのまま
該演算論理回路８を制御する。この制御に従い
“０＋Ｘ”が演算されて該データＸがそのまま出
力される。しかし、Ｘの値が負で符号ビツトが
“１”の場合には、該切替回路６の出力は第２表
に示されたように（M0、M1、M2、M3、M4、
CIN）＝（１、０、１、１、０、１）となり、該演
算論理回路８では減算が行なわれるので、該デー
タＸの２の補数“−Ｘ”が出力される。従つて、
該データＸの絶対値｜Ｘ｜が求められる。 次のステツプで該データＸの絶対値｜Ｘ｜が該
結果レジスタ３にセツトされる。 これは、第３図に示すようにマイクロプログラ
ムにおいて２ステツプで行なうことができる。 同様にして、該モードレジスタ４を（S0、S1、
S2、S3、S4、C0）＝（１、０、１、１、０、１）、
すなわち、減算モードにセツトして該データＸの
負の絶対値“−｜Ｘ｜”を計算することが可能で
ある。 本発明には、固定小数点データの絶対値を求め
る場合、マイクロプログラムのステツプ数を減ら
すことができるという効果がある。
値を求める場合には、マイクロプログラムの第１
ステツプにおいて、該データレジスタ１，２には
“０”と該データＸとがそれぞれセツトされ、該
モードレジスタ４には、加算のモード（S0、S1、
S2、S3、S4、C0）＝（１、１、０、０、１、０）
がセツトされ、該制御レジスタ５には、絶対値の
演算を行なう指示として“１”がセツトされる。
そのとき、該アンドゲート７は開かれて該データ
Ｘの符号ビツトにより第２表に示すように演算モ
ードが切替えられる。仮に、データＸの値が非負
（正または零）で符号ビツトが“０”の場合、該
切替回路６の出力（Mo、M1、M2、M3、M4、
CIN）として該レジスタ４にセツトされた演算モ
ード（１、１、０、０、１、１、０）がそのまま
該演算論理回路８を制御する。この制御に従い
“０＋Ｘ”が演算されて該データＸがそのまま出
力される。しかし、Ｘの値が負で符号ビツトが
“１”の場合には、該切替回路６の出力は第２表
に示されたように（M0、M1、M2、M3、M4、
CIN）＝（１、０、１、１、０、１）となり、該演
算論理回路８では減算が行なわれるので、該デー
タＸの２の補数“−Ｘ”が出力される。従つて、
該データＸの絶対値｜Ｘ｜が求められる。 次のステツプで該データＸの絶対値｜Ｘ｜が該
結果レジスタ３にセツトされる。 これは、第３図に示すようにマイクロプログラ
ムにおいて２ステツプで行なうことができる。 同様にして、該モードレジスタ４を（S0、S1、
S2、S3、S4、C0）＝（１、０、１、１、０、１）、
すなわち、減算モードにセツトして該データＸの
負の絶対値“−｜Ｘ｜”を計算することが可能で
ある。 本発明には、固定小数点データの絶対値を求め
る場合、マイクロプログラムのステツプ数を減ら
すことができるという効果がある。
第１図は本発明の一実施例を示す図、第２図は
従来の演算論理回路で絶対値の演算を行なつたと
きのマイクロプログラムの流れを示す図、および
第３図は第１図の一実施例で絶対値の演算を行な
つたときのマイクロプログラムの流れを示す図で
ある。 第１図から第３図において１……オペランド１
のデータレジスタ、２……オペランド２のデータ
レジスタ、３……演算結果レジスタ、４……モー
ドレジスタ、５……制御レジスタ、６……演算モ
ードの切替回路、７……アンドゲート、８……演
算論理回路。
従来の演算論理回路で絶対値の演算を行なつたと
きのマイクロプログラムの流れを示す図、および
第３図は第１図の一実施例で絶対値の演算を行な
つたときのマイクロプログラムの流れを示す図で
ある。 第１図から第３図において１……オペランド１
のデータレジスタ、２……オペランド２のデータ
レジスタ、３……演算結果レジスタ、４……モー
ドレジスタ、５……制御レジスタ、６……演算モ
ードの切替回路、７……アンドゲート、８……演
算論理回路。
Claims (1)
- １ マイクロプログラム制御型の情報処理装置に
おいて、それぞれ第１および第２の演算データを
格納する第１および第２のデータ格納手段と、演
算モード情報を格納する演算モード格納手段と、
絶対値の演算を指示する絶対値指示情報を格納す
る指示情報格納手段と、前記絶対値指示情報が供
給されている場合に前記第２の演算データの符号
ビツトがこのデータが正の数または零であること
を示しているときには前記演算モード格納手段に
格納されている前記演算モード情報を出力し前記
符号ビツトがこのデータが負の数であることを示
しているときには前記演算モード格納手段に格納
されている前記演算モード情報を減算演算を指示
する情報に変換して出力する切替制御手段と、前
記第１および第２の演算データに対して前記切替
制御手段から出力される情報で指示される演算を
行なう演算手段と、それぞれ前記演算モード格納
手段、前記指示情報格納手段、前記第１のデータ
格納手段および前記第２のデータ格納手段に加算
演算を指示する情報、前記絶対値指示情報、値が
零のデータおよび絶対値をとるべきデータを同時
に格納するマイクロ命令を含むマイクロプログラ
ムを格納した記憶手段とから構成したことを特徴
とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021065A JPS57136254A (en) | 1981-02-16 | 1981-02-16 | Arithmetic processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021065A JPS57136254A (en) | 1981-02-16 | 1981-02-16 | Arithmetic processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57136254A JPS57136254A (en) | 1982-08-23 |
| JPS6244657B2 true JPS6244657B2 (ja) | 1987-09-22 |
Family
ID=12044479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56021065A Granted JPS57136254A (en) | 1981-02-16 | 1981-02-16 | Arithmetic processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57136254A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123232A (ja) * | 1984-07-11 | 1986-01-31 | Nec Corp | 演算装置 |
| JPS63245525A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | マイクロプログラム処理装置 |
-
1981
- 1981-02-16 JP JP56021065A patent/JPS57136254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57136254A (en) | 1982-08-23 |
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