JPH0480936A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0480936A JPH0480936A JP2195854A JP19585490A JPH0480936A JP H0480936 A JPH0480936 A JP H0480936A JP 2195854 A JP2195854 A JP 2195854A JP 19585490 A JP19585490 A JP 19585490A JP H0480936 A JPH0480936 A JP H0480936A
- Authority
- JP
- Japan
- Prior art keywords
- scribe area
- test circuit
- boundary line
- integrated circuit
- exposure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Addition Polymer Or Copolymer, Post-Treatments, Or Chemical Modifications (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に集積回路の製造において、
回路中に使用されるトランジスタ、抵抗器などの素子単
体の電気的特性を試験するだめの試験用回路の構造及び
配置に関する。
回路中に使用されるトランジスタ、抵抗器などの素子単
体の電気的特性を試験するだめの試験用回路の構造及び
配置に関する。
集積回路の集積度が太き（なり、素子サイズが小さくな
るにつれて、試験、評価すべき項目が多（なり、前記試
験用回路も複雑化する傾向にある。複雑化、大型化した
試験用回路は、集積回路本体の高集積度を保つため、第
２図（α）ｅ Ｃｂ）にあるように、集積回路本体１の
外にあるスクライブ領域２、即ち完成した集積回路チッ
プを切断する際の「切シしろ」領域内に設置することが
多い。
るにつれて、試験、評価すべき項目が多（なり、前記試
験用回路も複雑化する傾向にある。複雑化、大型化した
試験用回路は、集積回路本体の高集積度を保つため、第
２図（α）ｅ Ｃｂ）にあるように、集積回路本体１の
外にあるスクライブ領域２、即ち完成した集積回路チッ
プを切断する際の「切シしろ」領域内に設置することが
多い。
評価が終了して不要になったスクライブ領域２内の試験
用回路は、集積回路チップ１を切断する際に切り屑と化
して消滅するから、上記の方法によって、集積回路チッ
プ本体１のサイズをいたずらに大きくすること無く、大
型の試験用回路を設置することが可能になる。
用回路は、集積回路チップ１を切断する際に切り屑と化
して消滅するから、上記の方法によって、集積回路チッ
プ本体１のサイズをいたずらに大きくすること無く、大
型の試験用回路を設置することが可能になる。
しかし、従来の技術によって前記スクライブ領域内に試
験用回路を設置した場合、集積回路を形成するためのフ
ォトリングラフィ用原版、即ちフォトマスクを作成する
際、または、このフォトマスクを用いて半導体基板表面
にパターンを焼き付ける際に、集積回路チップ１個また
は数個を学位として繰り返し露光を行うため、１回の露
光学位の境界線３が前記スクライブ領域２内にでき、こ
の境界線ｓ上に位置する前記試験用回路のパターンの形
状及び寸法が、繰り返し露光時の各露光学位の周縁部に
設けられた重ね余裕に起因する二重露光などによって不
安定となり、試験用回路の測定評価時の精度を損なうと
いう問題があった。この問題は、第２図に例示したよう
に、ゲート金属５、ソース・ドレイン領域４．コンタク
トホール７、拡散層６などの、その電気的特性が形状及
び寸法の影響を直接受けるようなパターンの場合、特に
、致命的となる。
験用回路を設置した場合、集積回路を形成するためのフ
ォトリングラフィ用原版、即ちフォトマスクを作成する
際、または、このフォトマスクを用いて半導体基板表面
にパターンを焼き付ける際に、集積回路チップ１個また
は数個を学位として繰り返し露光を行うため、１回の露
光学位の境界線３が前記スクライブ領域２内にでき、こ
の境界線ｓ上に位置する前記試験用回路のパターンの形
状及び寸法が、繰り返し露光時の各露光学位の周縁部に
設けられた重ね余裕に起因する二重露光などによって不
安定となり、試験用回路の測定評価時の精度を損なうと
いう問題があった。この問題は、第２図に例示したよう
に、ゲート金属５、ソース・ドレイン領域４．コンタク
トホール７、拡散層６などの、その電気的特性が形状及
び寸法の影響を直接受けるようなパターンの場合、特に
、致命的となる。
本発明は、このような従来の半導体集積回路の試験用回
路がパターン形成時′の露光学位周縁部にかかることに
よる形状及び寸法不安定の問題を解決するもので、その
目的とするところは、半導体集積回路の試験用回路評価
データの精度と信頼性の向上を提供するところにある。
路がパターン形成時′の露光学位周縁部にかかることに
よる形状及び寸法不安定の問題を解決するもので、その
目的とするところは、半導体集積回路の試験用回路評価
データの精度と信頼性の向上を提供するところにある。
本発明の半導体装置は、半導体基板表面に完成品チップ
切断用の「切シしろ」、即ちスクライブ領域を有し、フ
ォトマスクまたは集積回路のパターン形成時に集積回路
チップ１個ないし数個を学位として綴り返し露光を行う
工程を有し、この繰り返し露光時の露光単位境界が前記
スクライブ領域内に位置し、このスクライブ領域に素子
特性試験のための試験用回路を有する半導体装置におい
て、前記試験用回路の主要部分がスクライブ領域内の露
光学位境界線の近傍を避けるように配置されていること
を特徴とすう。
切断用の「切シしろ」、即ちスクライブ領域を有し、フ
ォトマスクまたは集積回路のパターン形成時に集積回路
チップ１個ないし数個を学位として綴り返し露光を行う
工程を有し、この繰り返し露光時の露光単位境界が前記
スクライブ領域内に位置し、このスクライブ領域に素子
特性試験のための試験用回路を有する半導体装置におい
て、前記試験用回路の主要部分がスクライブ領域内の露
光学位境界線の近傍を避けるように配置されていること
を特徴とすう。
本発明の上記の構成によれば、前記試験用回路を構成す
るパターンのうち、その電気的特性の形状依存性または
寸法依存性が強い部分を、前記露光学位境界線近傍を避
けるように配置することによって、境界線付近のパター
ンの形状及び寸法不安定性が試験用回路の電気的特性に
及ぼす影響を押さえることができる。
るパターンのうち、その電気的特性の形状依存性または
寸法依存性が強い部分を、前記露光学位境界線近傍を避
けるように配置することによって、境界線付近のパター
ンの形状及び寸法不安定性が試験用回路の電気的特性に
及ぼす影響を押さえることができる。
第１図は、本発明の実施例における半導体装置の試験用
回路の配置を示す平面図であって、電界効果トランジス
タ及びコンタクトホール連鎖抵抗の形状を例示する。
回路の配置を示す平面図であって、電界効果トランジス
タ及びコンタクトホール連鎖抵抗の形状を例示する。
１は集積回路本体、２はスクライブ領域、３は露光単位
の境界線である。図に示したとおり、そのパターン寸法
が電界効果トランジスタの電気的特性と密接な関係にあ
るソース・ドレイン領域４及びゲート金属５は、境界線
５を避けて配置されている。
の境界線である。図に示したとおり、そのパターン寸法
が電界効果トランジスタの電気的特性と密接な関係にあ
るソース・ドレイン領域４及びゲート金属５は、境界線
５を避けて配置されている。
また、コンタクトホール連鎖抵抗の例においても、その
形状と寸法が抵抗値に直接影響する拡散層６とコンタク
トホール７のパターンは境界線３を避け、形状が多少変
化しても全体の合成抵抗には影響しないアルミニウム配
線８で境界線を横切るように配置されている。
形状と寸法が抵抗値に直接影響する拡散層６とコンタク
トホール７のパターンは境界線３を避け、形状が多少変
化しても全体の合成抵抗には影響しないアルミニウム配
線８で境界線を横切るように配置されている。
このような構造により、境界線５の近傍で露光単位の重
なりが生じてパターンの形状９寸法が変化しても、試験
用回路の電気的特性には影響を及ぼさないようにするこ
とができる。
なりが生じてパターンの形状９寸法が変化しても、試験
用回路の電気的特性には影響を及ぼさないようにするこ
とができる。
以上述べたように本発明によれば、スクライブ領域に設
置した試験用回路をパターン作成時の露光学位境界線を
避けて配置することにより、境界線近傍のパターン形状
及び寸法の露光単位周縁部の重なりによる不安定性が試
験用回路の電気的特性に影響するのを防止する効果を有
する。
置した試験用回路をパターン作成時の露光学位境界線を
避けて配置することにより、境界線近傍のパターン形状
及び寸法の露光単位周縁部の重なりによる不安定性が試
験用回路の電気的特性に影響するのを防止する効果を有
する。
第１図は、本発明の実施例における半導体装置の試験用
回路の配置を示す平面図である。（α）は集積回路本体
を含めた全体図、（ｂ ） ｔ （”）は試験用回路パ
ターンを含んだスクライブ領域のイ ブ領域内の配置を示す平面図である。 １・・・・・・・・・集積回路本体 ２・・・・・・・・・スクライブ領域 ６・・・・・・・・・繰り返し庭先時の露光学位の境界
線４・・・・・・・・・試験用電界効果トランジスタの
ソースドレイン領域 ５・・・・・・・・・試験用電界効果トランジスタのゲ
ート金属 ６・・・・・・・・・試験用コンタクトホール連鎖抵抗
の拡散層領域 ７・・・・・・・・・コンタクトホール８・・・・・・
・・・アルミニウム配線及び測定探針用電極第１図
回路の配置を示す平面図である。（α）は集積回路本体
を含めた全体図、（ｂ ） ｔ （”）は試験用回路パ
ターンを含んだスクライブ領域のイ ブ領域内の配置を示す平面図である。 １・・・・・・・・・集積回路本体 ２・・・・・・・・・スクライブ領域 ６・・・・・・・・・繰り返し庭先時の露光学位の境界
線４・・・・・・・・・試験用電界効果トランジスタの
ソースドレイン領域 ５・・・・・・・・・試験用電界効果トランジスタのゲ
ート金属 ６・・・・・・・・・試験用コンタクトホール連鎖抵抗
の拡散層領域 ７・・・・・・・・・コンタクトホール８・・・・・・
・・・アルミニウム配線及び測定探針用電極第１図
Claims (1)
- 半導体基板表面に完成品チップ切断用の「切りしろ」
、即ちスクライブ領域を有し、フォトマスクまたは集積
回路のパターン形成時に集積回路チップ１個ないし数個
を単位として繰り返し露光を行う工程を有し、この繰り
返し露光時の露光単位境界が前記スクライブ領域内に位
置し、このスクライブ領域に素子特性試験のための試験
用回路を有する半導体装置において、前記試験用回路の
主要部分がスクライブ領域内の露光単位境界線の近傍を
避けるように配置されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195854A JPH0480936A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195854A JPH0480936A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480936A true JPH0480936A (ja) | 1992-03-13 |
Family
ID=16348109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195854A Pending JPH0480936A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0480936A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295916B1 (ko) * | 1998-10-19 | 2001-10-26 | 황인길 | 최소 영역 디자인 룰 측정을 위한 테스트 구조 및 그 방법 |
| US7242080B2 (en) * | 2003-11-18 | 2007-07-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer with information protection function |
| US7883982B2 (en) | 2002-06-03 | 2011-02-08 | Fujitsu Semiconductor Limited | Monitor pattern of semiconductor device and method of manufacturing semiconductor device |
| JP2011061236A (ja) * | 2010-11-26 | 2011-03-24 | Renesas Electronics Corp | 半導体装置 |
-
1990
- 1990-07-24 JP JP2195854A patent/JPH0480936A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295916B1 (ko) * | 1998-10-19 | 2001-10-26 | 황인길 | 최소 영역 디자인 룰 측정을 위한 테스트 구조 및 그 방법 |
| US7883982B2 (en) | 2002-06-03 | 2011-02-08 | Fujitsu Semiconductor Limited | Monitor pattern of semiconductor device and method of manufacturing semiconductor device |
| US8298903B2 (en) | 2002-06-03 | 2012-10-30 | Fujitsu Semiconductor Limited | Monitor pattern of semiconductor device and method of manufacturing semiconductor device |
| US7242080B2 (en) * | 2003-11-18 | 2007-07-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer with information protection function |
| JP2011061236A (ja) * | 2010-11-26 | 2011-03-24 | Renesas Electronics Corp | 半導体装置 |
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