JPH1050785A - モニタパターン - Google Patents
モニタパターンInfo
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- JPH1050785A JPH1050785A JP8199058A JP19905896A JPH1050785A JP H1050785 A JPH1050785 A JP H1050785A JP 8199058 A JP8199058 A JP 8199058A JP 19905896 A JP19905896 A JP 19905896A JP H1050785 A JPH1050785 A JP H1050785A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/27—Structural arrangements therefor
- H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、ＬＳＩ素子を構成するゲート配線の
パターニング寸法のばらつきをモニタするためのモニタ
パターンにおいて、ＬＳＩ素子の仕上がり寸法をより厳
密に保証できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、半導体ウェーハ上にマトリクス
状に設けられる素子形成領域の、その近傍のスクライブ
ライン上に９０°ずらしてモニタパターン１４ａ，１４
ｂを形成する。各モニタパターン１４ａ，１４ｂは、そ
れぞれ、実際のＬＳＩ素子における、ゲート配線のパタ
ーニング寸法のばらつきを完全に網羅できるように、面
積や疎密を異ならせて形成された複数のＳＤＧ領域パタ
ーンＡと、各ＳＤＧ領域パターンＡを含む下地段差上
に、本数や疎密を異ならせて形成されたゲート配線パタ
ーンＢとからなる、１６個の単位パターンａ〜ｐを有し
てなる構成となっている。
パターニング寸法のばらつきをモニタするためのモニタ
パターンにおいて、ＬＳＩ素子の仕上がり寸法をより厳
密に保証できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、半導体ウェーハ上にマトリクス
状に設けられる素子形成領域の、その近傍のスクライブ
ライン上に９０°ずらしてモニタパターン１４ａ，１４
ｂを形成する。各モニタパターン１４ａ，１４ｂは、そ
れぞれ、実際のＬＳＩ素子における、ゲート配線のパタ
ーニング寸法のばらつきを完全に網羅できるように、面
積や疎密を異ならせて形成された複数のＳＤＧ領域パタ
ーンＡと、各ＳＤＧ領域パターンＡを含む下地段差上
に、本数や疎密を異ならせて形成されたゲート配線パタ
ーンＢとからなる、１６個の単位パターンａ〜ｐを有し
てなる構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえば半導体
集積回路素子（ＬＳＩ素子）の形成に用いられるレジス
ト膜の、パターニング寸法のばらつきをモニタするため
のモニタパターンに関するもので、特に、リソグラフィ
ー技術による微細加工でのＬＳＩ素子の仕上がり寸法を
保証するのに用いられるものである。
集積回路素子（ＬＳＩ素子）の形成に用いられるレジス
ト膜の、パターニング寸法のばらつきをモニタするため
のモニタパターンに関するもので、特に、リソグラフィ
ー技術による微細加工でのＬＳＩ素子の仕上がり寸法を
保証するのに用いられるものである。
【０００２】
【従来の技術】周知のように、半導体素子の製造の過
程、特に、リソグラフィー技術を用いた微細加工におい
ては、たとえば、下地段差によるレジスト膜の膜厚のば
らつきに起因する光の定在波効果、または、マスクパタ
ーンの疎密の違いにともなうエッチング液の供給のばら
つきに起因するマイクロローディング効果、もしくは、
マスクパターンの疎密の違いにともなう露光量のばらつ
きに起因する近接効果などにより、たとえマスク上は同
一寸法であっても、ＬＳＩ素子における素子形成用のレ
ジスト膜パターンは場所によって異なった寸法に仕上が
ることが知られている。
程、特に、リソグラフィー技術を用いた微細加工におい
ては、たとえば、下地段差によるレジスト膜の膜厚のば
らつきに起因する光の定在波効果、または、マスクパタ
ーンの疎密の違いにともなうエッチング液の供給のばら
つきに起因するマイクロローディング効果、もしくは、
マスクパターンの疎密の違いにともなう露光量のばらつ
きに起因する近接効果などにより、たとえマスク上は同
一寸法であっても、ＬＳＩ素子における素子形成用のレ
ジスト膜パターンは場所によって異なった寸法に仕上が
ることが知られている。
【０００３】すなわち、レジスト膜には原理的にパター
ニングによる寸法のばらつきが生じる。このため、従来
では、たとえばウェーハのスクライブライン上に特定の
パターン寸法を有するＱＣパターンを形成し、そのＱＣ
パターンのパターン寸法が規格内にはいっているかをモ
ニタすることで、ＬＳＩ素子の仕上がり寸法を保証する
ようにしていた。
ニングによる寸法のばらつきが生じる。このため、従来
では、たとえばウェーハのスクライブライン上に特定の
パターン寸法を有するＱＣパターンを形成し、そのＱＣ
パターンのパターン寸法が規格内にはいっているかをモ
ニタすることで、ＬＳＩ素子の仕上がり寸法を保証する
ようにしていた。
【０００４】しかしながら、実際のＬＳＩ素子には下地
段差がランダムに存在するにもかかわらず、上記した従
来のＱＣパターンは、ある特定のパターン寸法を有して
形成されるものであった。
段差がランダムに存在するにもかかわらず、上記した従
来のＱＣパターンは、ある特定のパターン寸法を有して
形成されるものであった。
【０００５】このため、従来のＱＣパターンでは、実際
のＬＳＩ素子におけるすべてのレジスト膜パターンの寸
法のばらつきをモニタすることができず、必ずしも、Ｌ
ＳＩ素子の仕上がり寸法を保証しているとはいえない。
のＬＳＩ素子におけるすべてのレジスト膜パターンの寸
法のばらつきをモニタすることができず、必ずしも、Ｌ
ＳＩ素子の仕上がり寸法を保証しているとはいえない。
【０００６】特に、ＬＳＩ素子の寸法は、最終的にはエ
ッチング後の仕上がり寸法により規定されるが、レジス
ト膜パターンの寸法と仕上がり寸法との差、つまり、エ
ッチング変換差はレジスト膜パターンの疎密の違いに大
きく影響される。
ッチング後の仕上がり寸法により規定されるが、レジス
ト膜パターンの寸法と仕上がり寸法との差、つまり、エ
ッチング変換差はレジスト膜パターンの疎密の違いに大
きく影響される。
【０００７】したがって、特定のパターン寸法を有して
形成された従来のＱＣパターンにより求められるエッチ
ング変換差が、ＬＳＩ素子におけるレジスト膜パターン
のすべてに適用できるわけはなく、厳密な意味で、従来
は、ＬＳＩ素子の仕上がり寸法をまったく保証していな
い。
形成された従来のＱＣパターンにより求められるエッチ
ング変換差が、ＬＳＩ素子におけるレジスト膜パターン
のすべてに適用できるわけはなく、厳密な意味で、従来
は、ＬＳＩ素子の仕上がり寸法をまったく保証していな
い。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、実際のＬＳＩ素子におけるレジスト膜パタ
ーンの寸法のばらつきをモニタすることができず、ＬＳ
Ｉ素子の仕上がり寸法を必ずしも保証しているとはいえ
ないという問題があった。
においては、実際のＬＳＩ素子におけるレジスト膜パタ
ーンの寸法のばらつきをモニタすることができず、ＬＳ
Ｉ素子の仕上がり寸法を必ずしも保証しているとはいえ
ないという問題があった。
【０００９】そこで、この発明は、実際の半導体集積回
路素子におけるすべての素子形成用パターンの寸法のば
らつきをモニタでき、半導体集積回路素子の仕上がり寸
法をより厳密に保証することが可能なモニタパターンを
提供することを目的としている。
路素子におけるすべての素子形成用パターンの寸法のば
らつきをモニタでき、半導体集積回路素子の仕上がり寸
法をより厳密に保証することが可能なモニタパターンを
提供することを目的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のモニタパターンにあっては、半導体基
板上に半導体集積回路素子を形成するための、素子形成
用パターンの寸法のばらつきをモニタするために、前記
素子形成用パターンの下地における段差を再現するよう
に、複数の低段差パターンを有して形成されてなる構成
とされている。
めに、この発明のモニタパターンにあっては、半導体基
板上に半導体集積回路素子を形成するための、素子形成
用パターンの寸法のばらつきをモニタするために、前記
素子形成用パターンの下地における段差を再現するよう
に、複数の低段差パターンを有して形成されてなる構成
とされている。
【００１１】この発明のモニタパターンによれば、実際
の半導体集積回路素子上での素子形成用パターンの寸法
のばらつきを完全に網羅できるようになる。これによ
り、該モニタパターンにより求められるエッチング変換
差を、半導体集積回路素子における素子形成用パターン
のすべてに適用することが可能となるものである。
の半導体集積回路素子上での素子形成用パターンの寸法
のばらつきを完全に網羅できるようになる。これによ
り、該モニタパターンにより求められるエッチング変換
差を、半導体集積回路素子における素子形成用パターン
のすべてに適用することが可能となるものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、所望の半導体集
積回路素子（ＬＳＩ素子）が形成されてなる半導体ウェ
ーハの概略構成を示すものである。なお、同図（ａ）は
半導体ウェーハの要部を示す平面図であり、同図（ｂ）
はさらにその一部を取り出して示すモニタパターン形成
領域の拡大図である。
いて図面を参照して説明する。図１は、所望の半導体集
積回路素子（ＬＳＩ素子）が形成されてなる半導体ウェ
ーハの概略構成を示すものである。なお、同図（ａ）は
半導体ウェーハの要部を示す平面図であり、同図（ｂ）
はさらにその一部を取り出して示すモニタパターン形成
領域の拡大図である。
【００１３】すなわち、半導体ウェーハ（半導体基板）
１１には、スクライブライン１２に沿ってＬＳＩ素子ご
とに分割される、複数の素子形成領域１３がマトリクス
状に設けられている。
１１には、スクライブライン１２に沿ってＬＳＩ素子ご
とに分割される、複数の素子形成領域１３がマトリクス
状に設けられている。
【００１４】そして、上記スクライブライン１２上に
は、各素子形成領域１３に対応して、それぞれモニタパ
ターン形成領域１４が配置されている。各モニタパター
ン形成領域１４内には、たとえば、それぞれ１組（１
対）のモニタパターン１４ａ，１４ｂが設けられるよう
になっている。
は、各素子形成領域１３に対応して、それぞれモニタパ
ターン形成領域１４が配置されている。各モニタパター
ン形成領域１４内には、たとえば、それぞれ１組（１
対）のモニタパターン１４ａ，１４ｂが設けられるよう
になっている。
【００１５】上記モニタパターン１４ａ，１４ｂは、互
いの向きが９０°回転された状態でそれぞれ形成される
ようになっている。図２は、本発明の実施の一形態にか
かる、上記モニタパターン１４ａ，１４ｂの一例を示す
平面図である。
いの向きが９０°回転された状態でそれぞれ形成される
ようになっている。図２は、本発明の実施の一形態にか
かる、上記モニタパターン１４ａ，１４ｂの一例を示す
平面図である。
【００１６】このモニタパターン１４ａ，１４ｂは、た
とえば、実際のＬＳＩ素子におけるゲート配線のパター
ニング寸法のばらつきをモニタするためのもので、それ
ぞれａからｐまでの１６個の単位パターンによって構成
されている。各単位パターンａ〜ｐは、矩形状のＳＤＧ
領域パターン（低段差パターン）Ａと、モニタの対象と
なる直線状のゲート配線パターン（レジスト膜パター
ン）Ｂとからなっている。
とえば、実際のＬＳＩ素子におけるゲート配線のパター
ニング寸法のばらつきをモニタするためのもので、それ
ぞれａからｐまでの１６個の単位パターンによって構成
されている。各単位パターンａ〜ｐは、矩形状のＳＤＧ
領域パターン（低段差パターン）Ａと、モニタの対象と
なる直線状のゲート配線パターン（レジスト膜パター
ン）Ｂとからなっている。
【００１７】上記モニタパターン１４ａ，１４ｂにおい
て、たとえば、単位パターンａ、ｇ、ｈ、ｎは、それぞ
れ実際のＬＳＩ素子内で最も多く存在する面積を有する
２つのＳＤＧ領域パターンＡがレイアウト上で最少とな
る間隔をもって形成され、かつ、この２つのＳＤＧ領域
パターンＡを含む下地段差上に、デザインルール上で許
される最も細いゲート寸法（ＬＳＩ素子の動作スピード
を決定するゲート最小寸法）を有する４本のゲート配線
パターンＢが、最も狭い間隔で形成されてなるパターン
となっている。
て、たとえば、単位パターンａ、ｇ、ｈ、ｎは、それぞ
れ実際のＬＳＩ素子内で最も多く存在する面積を有する
２つのＳＤＧ領域パターンＡがレイアウト上で最少とな
る間隔をもって形成され、かつ、この２つのＳＤＧ領域
パターンＡを含む下地段差上に、デザインルール上で許
される最も細いゲート寸法（ＬＳＩ素子の動作スピード
を決定するゲート最小寸法）を有する４本のゲート配線
パターンＢが、最も狭い間隔で形成されてなるパターン
となっている。
【００１８】たとえば、単位パターンｂ、ｆは、それぞ
れ実際のＬＳＩ素子内で最も多く存在する面積を有する
２つのＳＤＧ領域パターンＡがレイアウト上で最少とな
る間隔をもって形成され、かつ、この２つのＳＤＧ領域
パターンＡを含む下地段差上に、デザインルール上で許
される最も細いゲート寸法を有する２本のゲート配線パ
ターンＢが、最も広い間隔で形成されてなるパターンと
なっている。
れ実際のＬＳＩ素子内で最も多く存在する面積を有する
２つのＳＤＧ領域パターンＡがレイアウト上で最少とな
る間隔をもって形成され、かつ、この２つのＳＤＧ領域
パターンＡを含む下地段差上に、デザインルール上で許
される最も細いゲート寸法を有する２本のゲート配線パ
ターンＢが、最も広い間隔で形成されてなるパターンと
なっている。
【００１９】たとえば、単位パターンｃ、ｅ、ｏは、そ
れぞれ実際のＬＳＩ素子内で最も多く存在する面積を有
する２つのＳＤＧ領域パターンＡがレイアウト上で最少
となる間隔をもって形成され、かつ、この２つのＳＤＧ
領域パターンＡを含む下地段差上に、デザインルール上
で許される最も細いゲート寸法を有する２本のゲート配
線パターンＢが、最も狭い間隔で形成されてなるパター
ンとなっている。
れぞれ実際のＬＳＩ素子内で最も多く存在する面積を有
する２つのＳＤＧ領域パターンＡがレイアウト上で最少
となる間隔をもって形成され、かつ、この２つのＳＤＧ
領域パターンＡを含む下地段差上に、デザインルール上
で許される最も細いゲート寸法を有する２本のゲート配
線パターンＢが、最も狭い間隔で形成されてなるパター
ンとなっている。
【００２０】たとえば、単位パターンｄは、実際のＬＳ
Ｉ素子内で最も多く存在する面積よりも広い面積を有す
る２つのＳＤＧ領域パターンＡがレイアウト上で最少と
なる間隔をもって形成され、かつ、この２つのＳＤＧ領
域パターンＡを含む下地段差上に、デザインルール上で
許される最も細いゲート寸法を有する１１本のゲート配
線パターンＢが、最も狭い間隔で形成されてなるパター
ンとなっている。
Ｉ素子内で最も多く存在する面積よりも広い面積を有す
る２つのＳＤＧ領域パターンＡがレイアウト上で最少と
なる間隔をもって形成され、かつ、この２つのＳＤＧ領
域パターンＡを含む下地段差上に、デザインルール上で
許される最も細いゲート寸法を有する１１本のゲート配
線パターンＢが、最も狭い間隔で形成されてなるパター
ンとなっている。
【００２１】たとえば、単位パターンｉ、ｐは、それぞ
れデザインルール上で許される最も小さい面積を有する
２つのＳＤＧ領域パターンＡがレイアウト上で最少とな
る間隔をもって形成され、かつ、この２つのＳＤＧ領域
パターンＡを含む下地段差上に、デザインルール上で許
される最も細いゲート寸法を有する１本のゲート配線パ
ターンＢが形成されてなるパターンとなっている。
れデザインルール上で許される最も小さい面積を有する
２つのＳＤＧ領域パターンＡがレイアウト上で最少とな
る間隔をもって形成され、かつ、この２つのＳＤＧ領域
パターンＡを含む下地段差上に、デザインルール上で許
される最も細いゲート寸法を有する１本のゲート配線パ
ターンＢが形成されてなるパターンとなっている。
【００２２】たとえば、単位パターンｊは、デザインル
ール上で許される最も小さい面積よりも少し大きい面積
を有する２つのＳＤＧ領域パターンＡがレイアウト上で
最少となる間隔をもって形成され、かつ、この２つのＳ
ＤＧ領域パターンＡを含む下地段差上に、デザインルー
ル上で許される最も細いゲート寸法を有する１本のゲー
ト配線パターンＢが形成されてなるパターンとなってい
る。
ール上で許される最も小さい面積よりも少し大きい面積
を有する２つのＳＤＧ領域パターンＡがレイアウト上で
最少となる間隔をもって形成され、かつ、この２つのＳ
ＤＧ領域パターンＡを含む下地段差上に、デザインルー
ル上で許される最も細いゲート寸法を有する１本のゲー
ト配線パターンＢが形成されてなるパターンとなってい
る。
【００２３】たとえば、単位パターンｋは、実際のＬＳ
Ｉ素子内で最も多く存在する面積を有する２つのＳＤＧ
領域パターンＡがレイアウト上で最少となる間隔をもっ
て形成され、かつ、この２つのＳＤＧ領域パターンＡを
含む下地段差上に、デザインルール上で許される最も細
いゲート寸法を有する１本のゲート配線パターンＢが形
成されてなるパターンとなっている。
Ｉ素子内で最も多く存在する面積を有する２つのＳＤＧ
領域パターンＡがレイアウト上で最少となる間隔をもっ
て形成され、かつ、この２つのＳＤＧ領域パターンＡを
含む下地段差上に、デザインルール上で許される最も細
いゲート寸法を有する１本のゲート配線パターンＢが形
成されてなるパターンとなっている。
【００２４】たとえば、単位パターンｌは、実際のＬＳ
Ｉ素子内で最も多く存在する面積よりも少し大きい面積
を有する１つのＳＤＧ領域パターンＡが形成され、か
つ、このＳＤＧ領域パターンＡを含む下地段差上に、デ
ザインルール上で許される最も細いゲート寸法を有する
３本のゲート配線パターンＢが、最も広い間隔で形成さ
れてなるパターンとなっている。
Ｉ素子内で最も多く存在する面積よりも少し大きい面積
を有する１つのＳＤＧ領域パターンＡが形成され、か
つ、このＳＤＧ領域パターンＡを含む下地段差上に、デ
ザインルール上で許される最も細いゲート寸法を有する
３本のゲート配線パターンＢが、最も広い間隔で形成さ
れてなるパターンとなっている。
【００２５】たとえば、単位パターンｍは、実際のＬＳ
Ｉ素子でのレジスト膜の膜厚が飽和する面積を有する１
つのＳＤＧ領域パターンＡが形成され、かつ、このＳＤ
Ｇ領域パターンＡを含む下地段差上に、デザインルール
上で許される最も細いゲート寸法を有する５本のゲート
配線パターンＢが、最も広い間隔で形成されてなるパタ
ーンとなっている。
Ｉ素子でのレジスト膜の膜厚が飽和する面積を有する１
つのＳＤＧ領域パターンＡが形成され、かつ、このＳＤ
Ｇ領域パターンＡを含む下地段差上に、デザインルール
上で許される最も細いゲート寸法を有する５本のゲート
配線パターンＢが、最も広い間隔で形成されてなるパタ
ーンとなっている。
【００２６】また、上記各単位パターンａ〜ｎはそれぞ
れが近接して密に形成されたパターンであり、上記単位
パターンｏおよび上記単位パターンｐは、密に存在する
単位パターンｃ、ｅまたは単位パターンｉのそれぞれが
独立して疎に形成されたパターンとなっている。
れが近接して密に形成されたパターンであり、上記単位
パターンｏおよび上記単位パターンｐは、密に存在する
単位パターンｃ、ｅまたは単位パターンｉのそれぞれが
独立して疎に形成されたパターンとなっている。
【００２７】このようなモニタパターン１４ａ，１４ｂ
によれば、たとえば、単位パターンｉ〜ｍの各ゲート配
線パターンＢのパターニング寸法の違い（ばらつき）か
ら、実際のＬＳＩ素子上での、ＳＤＧ領域の面積の違い
によるゲート配線のパターニング寸法のばらつきがモニ
タできる。
によれば、たとえば、単位パターンｉ〜ｍの各ゲート配
線パターンＢのパターニング寸法の違い（ばらつき）か
ら、実際のＬＳＩ素子上での、ＳＤＧ領域の面積の違い
によるゲート配線のパターニング寸法のばらつきがモニ
タできる。
【００２８】また、たとえば、単位パターンａ〜ｃ、ｋ
の各ゲート配線パターンＢのパターニング寸法の違いか
ら、実際のＬＳＩ素子上での、ゲート配線の疎密の違い
によるゲート配線のパターニング寸法のばらつきがモニ
タできる。
の各ゲート配線パターンＢのパターニング寸法の違いか
ら、実際のＬＳＩ素子上での、ゲート配線の疎密の違い
によるゲート配線のパターニング寸法のばらつきがモニ
タできる。
【００２９】また、たとえば、単位パターンｃ、ｏおよ
び単位パターンｉ、ｐにおける、各ゲート配線パターン
Ｂのパターニング寸法の違いから、実際のＬＳＩ素子上
での、ＳＤＧ領域の疎密の違いによるゲート配線のパタ
ーニング寸法のばらつきがモニタできる。
び単位パターンｉ、ｐにおける、各ゲート配線パターン
Ｂのパターニング寸法の違いから、実際のＬＳＩ素子上
での、ＳＤＧ領域の疎密の違いによるゲート配線のパタ
ーニング寸法のばらつきがモニタできる。
【００３０】さらに、たとえば、単位パターンｄのゲー
ト配線パターンＢのパターニング寸法の違いから、実際
のＬＳＩ素子上での、近接効果によるゲート配線のパタ
ーニング寸法のばらつきがモニタできる。
ト配線パターンＢのパターニング寸法の違いから、実際
のＬＳＩ素子上での、近接効果によるゲート配線のパタ
ーニング寸法のばらつきがモニタできる。
【００３１】このように、実際のＬＳＩ素子における、
たとえば、下地のＳＤＧ領域の面積とレジスト膜の膜厚
との関係、ＳＤＧ領域の疎／密とレジスト膜の膜厚との
関係、および、ゲート配線の疎／密にもとづいて、モニ
タパターン１４ａを形成することで、該モニタパターン
１４ａにより求められるエッチング変換差を、ＬＳＩ素
子におけるすべてのゲート配線に適用でき、実際のＬＳ
Ｉ素子におけるゲート配線のパターニング寸法のばらつ
きまでを含めたモニタの実施が可能となる。
たとえば、下地のＳＤＧ領域の面積とレジスト膜の膜厚
との関係、ＳＤＧ領域の疎／密とレジスト膜の膜厚との
関係、および、ゲート配線の疎／密にもとづいて、モニ
タパターン１４ａを形成することで、該モニタパターン
１４ａにより求められるエッチング変換差を、ＬＳＩ素
子におけるすべてのゲート配線に適用でき、実際のＬＳ
Ｉ素子におけるゲート配線のパターニング寸法のばらつ
きまでを含めたモニタの実施が可能となる。
【００３２】すなわち、該モニタパターン１４ａにおい
ては、ＳＤＧ領域パターンＡの面積を、たとえばデザイ
ンルール上で形成し得る最小の面積からレジスト膜の膜
厚が飽和する最大の面積まで変化させることによって、
実際のＬＳＩ素子上にランダムに存在するＳＤＧ領域
の、面積の違いに応じて変化するレジスト膜の膜厚が再
現される。
ては、ＳＤＧ領域パターンＡの面積を、たとえばデザイ
ンルール上で形成し得る最小の面積からレジスト膜の膜
厚が飽和する最大の面積まで変化させることによって、
実際のＬＳＩ素子上にランダムに存在するＳＤＧ領域
の、面積の違いに応じて変化するレジスト膜の膜厚が再
現される。
【００３３】また、該モニタパターン１４ａにおいて
は、ＳＤＧ領域パターンＡの配置の疎密を、たとえばレ
イアウト上で最も密に形成される場合から実質的に最も
疎に形成される場合まで変化させることによって、実際
のＬＳＩ素子上にランダムに存在するＳＤＧ領域の、疎
密の違いに応じて変化するレジスト膜の膜厚が再現され
る。
は、ＳＤＧ領域パターンＡの配置の疎密を、たとえばレ
イアウト上で最も密に形成される場合から実質的に最も
疎に形成される場合まで変化させることによって、実際
のＬＳＩ素子上にランダムに存在するＳＤＧ領域の、疎
密の違いに応じて変化するレジスト膜の膜厚が再現され
る。
【００３４】また、該モニタパターン１４ａにおいて
は、ゲート配線パターンＢの配置の間隔を、たとえばレ
イアウト上で可能な限り最も密に形成される場合から実
質的に最も疎に形成される場合まで変化させることによ
って、実際のＬＳＩ素子上での、ゲート配線の疎密の違
いによって生じるマイクロローディング効果が疑似的に
再現される。
は、ゲート配線パターンＢの配置の間隔を、たとえばレ
イアウト上で可能な限り最も密に形成される場合から実
質的に最も疎に形成される場合まで変化させることによ
って、実際のＬＳＩ素子上での、ゲート配線の疎密の違
いによって生じるマイクロローディング効果が疑似的に
再現される。
【００３５】さらに、該モニタパターン１４ａにおいて
は、ゲート配線パターンＢの配置の間隔を、たとえばレ
イアウト上で可能な限り近接させて形成することによっ
て、実際のＬＳＩ素子上での、ゲート配線の密によって
生じる近接効果が疑似的に再現される。
は、ゲート配線パターンＢの配置の間隔を、たとえばレ
イアウト上で可能な限り近接させて形成することによっ
て、実際のＬＳＩ素子上での、ゲート配線の密によって
生じる近接効果が疑似的に再現される。
【００３６】なお、上記モニタパターン１４ａに加え
て、これを９０°回転させたモニタパターン１４ｂを併
設しているため、現像液の流れる方向の違いによる、ゲ
ート配線パターンＢのパターニング寸法のばらつきに起
因する、実際のＬＳＩ素子上での、マイクロローディン
グ効果によるゲート配線のパターニング寸法のばらつき
をもモニタすることができる。
て、これを９０°回転させたモニタパターン１４ｂを併
設しているため、現像液の流れる方向の違いによる、ゲ
ート配線パターンＢのパターニング寸法のばらつきに起
因する、実際のＬＳＩ素子上での、マイクロローディン
グ効果によるゲート配線のパターニング寸法のばらつき
をもモニタすることができる。
【００３７】図３は、あるＬＳＩ素子における、下地の
ＳＤＧ領域の面積とレジスト膜の膜厚との相関関係を示
すものである。すなわち、レジスト膜の膜厚は下地のＳ
ＤＧ領域の面積にも依存するため、たとえば、この相関
関係にもとづいて、上記モニタパターン１４ａ，１４ｂ
の各単位パターンａ〜ｐにおけるＳＤＧ領域パターンＡ
の面積が決定される。
ＳＤＧ領域の面積とレジスト膜の膜厚との相関関係を示
すものである。すなわち、レジスト膜の膜厚は下地のＳ
ＤＧ領域の面積にも依存するため、たとえば、この相関
関係にもとづいて、上記モニタパターン１４ａ，１４ｂ
の各単位パターンａ〜ｐにおけるＳＤＧ領域パターンＡ
の面積が決定される。
【００３８】これにより、レジスト膜の膜厚が飽和する
最大の面積を有する、単位パターンｍにおけるＳＤＧ領
域パターンＡの面積も正確に求められる。図４は、上記
したモニタパターン１４ａ，１４ｂによる、モニタの性
能を実証するために示すヒストグラムである。なお、同
図（ａ）は、あるＬＳＩ素子に対するモニタパターン１
４ａ，１４ｂでのゲート配線パターンＢのパターニング
寸法のばらつきを、また、同図（ｂ）は、そのＬＳＩ素
子における、代表的なゲート配線の実際のパターニング
寸法のばらつきを、それぞれ実製品を用いて評価した結
果である。
最大の面積を有する、単位パターンｍにおけるＳＤＧ領
域パターンＡの面積も正確に求められる。図４は、上記
したモニタパターン１４ａ，１４ｂによる、モニタの性
能を実証するために示すヒストグラムである。なお、同
図（ａ）は、あるＬＳＩ素子に対するモニタパターン１
４ａ，１４ｂでのゲート配線パターンＢのパターニング
寸法のばらつきを、また、同図（ｂ）は、そのＬＳＩ素
子における、代表的なゲート配線の実際のパターニング
寸法のばらつきを、それぞれ実製品を用いて評価した結
果である。
【００３９】この図からも明かなように、たとえば、モ
ニタパターン１４ａにおけるゲート配線パターンＢのパ
ターニング寸法のばらつきは、実際のＬＳＩ素子におけ
る、ゲート配線のパターニング寸法のばらつきを完全に
網羅（包含）している。
ニタパターン１４ａにおけるゲート配線パターンＢのパ
ターニング寸法のばらつきは、実際のＬＳＩ素子におけ
る、ゲート配線のパターニング寸法のばらつきを完全に
網羅（包含）している。
【００４０】したがって、上記モニタパターン１４ａの
ゲート配線パターンＢの寸法が規格内にはいっているか
をモニタすることで、該ＬＳＩ素子における、ゲート配
線の仕上がり寸法をより厳密に保証できる。
ゲート配線パターンＢの寸法が規格内にはいっているか
をモニタすることで、該ＬＳＩ素子における、ゲート配
線の仕上がり寸法をより厳密に保証できる。
【００４１】しかも、該ＬＳＩ素子における、ゲート配
線の仕上がり寸法が許容される規格内から外れているこ
とがモニタされた場合には、規格外となったゲート配線
パターンＢを特定し、そのパターニング寸法のばらつき
の要因に対する依存性を確認することで、ばらつきの要
因を容易に推定できるなど、対策や評価が早期に可能と
なる。
線の仕上がり寸法が許容される規格内から外れているこ
とがモニタされた場合には、規格外となったゲート配線
パターンＢを特定し、そのパターニング寸法のばらつき
の要因に対する依存性を確認することで、ばらつきの要
因を容易に推定できるなど、対策や評価が早期に可能と
なる。
【００４２】上記したように、実際のＬＳＩ素子上での
ゲート配線のパターニング寸法のばらつきを完全に網羅
できるようにしている。すなわち、実際のＬＳＩ素子に
おける、たとえば、下地のＳＤＧ領域の面積とレジスト
膜の膜厚との関係、ＳＤＧ領域の疎密とレジスト膜の膜
厚との関係、および、ゲート配線の疎密にもとづいて、
モニタパターンを形成するようにしている。これによ
り、該モニタパターンにより求められるエッチング変換
差を、ＬＳＩ素子におけるすべてのゲート配線に適用で
きるようになる。したがって、実際のＬＳＩ素子におけ
るゲート配線のパターニング寸法のばらつきまでを含め
たモニタの実施が可能となり、ＬＳＩ素子の仕上がり寸
法をより厳密に保証できるようになるものである。
ゲート配線のパターニング寸法のばらつきを完全に網羅
できるようにしている。すなわち、実際のＬＳＩ素子に
おける、たとえば、下地のＳＤＧ領域の面積とレジスト
膜の膜厚との関係、ＳＤＧ領域の疎密とレジスト膜の膜
厚との関係、および、ゲート配線の疎密にもとづいて、
モニタパターンを形成するようにしている。これによ
り、該モニタパターンにより求められるエッチング変換
差を、ＬＳＩ素子におけるすべてのゲート配線に適用で
きるようになる。したがって、実際のＬＳＩ素子におけ
るゲート配線のパターニング寸法のばらつきまでを含め
たモニタの実施が可能となり、ＬＳＩ素子の仕上がり寸
法をより厳密に保証できるようになるものである。
【００４３】なお、上記した本発明の実施の一形態にお
いては、モニタパターンをスクライブライン上に形成す
るようにした場合について説明したが、これに限らず、
たとえば素子形成領域内の余地部分に形成するようにす
ることも可能である。
いては、モニタパターンをスクライブライン上に形成す
るようにした場合について説明したが、これに限らず、
たとえば素子形成領域内の余地部分に形成するようにす
ることも可能である。
【００４４】また、ゲート配線のパターニング寸法のば
らつきをモニタする場合に限らず、たとえば、多層配線
構造における上層配線のパターニング寸法のばらつきを
モニタする場合などにも適用可能である。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
らつきをモニタする場合に限らず、たとえば、多層配線
構造における上層配線のパターニング寸法のばらつきを
モニタする場合などにも適用可能である。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
【００４５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、実際の半導体集積回路素子におけるすべての素子形
成用パターンの寸法のばらつきをモニタでき、半導体集
積回路素子の仕上がり寸法をより厳密に保証することが
可能なモニタパターンを提供できる。
ば、実際の半導体集積回路素子におけるすべての素子形
成用パターンの寸法のばらつきをモニタでき、半導体集
積回路素子の仕上がり寸法をより厳密に保証することが
可能なモニタパターンを提供できる。
【図１】所望のＬＳＩ素子が形成されてなる半導体ウェ
ーハの概略構成図。
ーハの概略構成図。
【図２】この発明の実施の一形態にかかる、モニタパタ
ーンの概略図。
ーンの概略図。
【図３】あるＬＳＩ素子における、下地のＳＤＧ領域の
面積とレジスト膜の膜厚との相関関係を概略的に示す
図。
面積とレジスト膜の膜厚との相関関係を概略的に示す
図。
【図４】モニタパターンの、モニタ性能について説明す
るために示す図。
るために示す図。
１１…半導体ウェーハ １２…スクライブライン １３…素子形成領域 １４…モニタパターン形成領域 １４ａ，１４ｂ…モニタパターン
Claims (8)
- 【請求項１】 半導体基板上に半導体集積回路素子を形
成するための、素子形成用パターンの寸法のばらつきを
モニタするために、 前記素子形成用パターンの下地における段差を再現する
ように、複数の低段差パターンを有して形成されてなる
ことを特徴とするモニタパターン。 - 【請求項２】 前記低段差パターンは、その面積の違い
に応じて変化する、前記素子形成用パターンとなるレジ
スト膜の膜厚を再現するために、デザインルール上で最
小の面積から最大の面積までの、異なる面積で形成され
ることを特徴とする請求項１に記載のモニタパターン。 - 【請求項３】 前記低段差パターンは、その疎密の違い
に応じて変化する、前記素子形成用パターンとなるレジ
スト膜の膜厚を再現するために、レイアウト上で最も密
な場合から最も疎となる場合までの、異なる密度で形成
されることを特徴とする請求項１に記載のモニタパター
ン。 - 【請求項４】 前記素子形成用パターンをモニタするた
めの、配線パターンをさらに有して形成されることを特
徴とする請求項１に記載のモニタパターン。 - 【請求項５】 前記配線パターンは、レイアウト上で最
も密な場合から実質的に最も疎となる場合までの、異な
る間隔で形成されることを特徴とする請求項４に記載の
モニタパターン。 - 【請求項６】 前記半導体基板上の、当該半導体集積回
路素子に隣接するスクライブライン上に形成されること
を特徴とする請求項１に記載のモニタパターン。 - 【請求項７】 前記半導体基板上の、当該半導体集積回
路素子内の余地領域に形成されることを特徴とする請求
項１に記載のモニタパターン。 - 【請求項８】 前記モニタパターンを第１のパターンと
し、その第１のパターンを９０°回転させた第２のパタ
ーンをさらに有して形成されることを特徴とする請求項
１に記載のモニタパターン。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199058A JPH1050785A (ja) | 1996-07-29 | 1996-07-29 | モニタパターン |
| US08/895,044 US5903011A (en) | 1996-07-29 | 1997-07-16 | Semiconductor device having monitor pattern formed therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199058A JPH1050785A (ja) | 1996-07-29 | 1996-07-29 | モニタパターン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050785A true JPH1050785A (ja) | 1998-02-20 |
Family
ID=16401411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8199058A Pending JPH1050785A (ja) | 1996-07-29 | 1996-07-29 | モニタパターン |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5903011A (ja) |
| JP (1) | JPH1050785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308395B2 (en) | 2003-10-02 | 2007-12-11 | Kabushiki Kaisha Toshiba | Simulation circuit pattern evaluation method, manufacturing method of semiconductor integrated circuit, test substrate, and test substrate group |
| JP2010027789A (ja) * | 2008-07-17 | 2010-02-04 | Fujitsu Ltd | モニタ位置決定装置およびモニタ位置決定方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072191A (en) * | 1997-12-16 | 2000-06-06 | Advanced Micro Devices, Inc. | Interlevel dielectric thickness monitor for complex semiconductor chips |
| US6897440B1 (en) * | 1998-11-30 | 2005-05-24 | Fab Solutions, Inc. | Contact hole standard test device |
| JP3749107B2 (ja) * | 1999-11-05 | 2006-02-22 | ファブソリューション株式会社 | 半導体デバイス検査装置 |
| JP3874996B2 (ja) * | 2000-05-30 | 2007-01-31 | ファブソリューション株式会社 | デバイス検査方法および装置 |
| JP3847568B2 (ja) * | 2001-03-01 | 2006-11-22 | ファブソリューション株式会社 | 半導体装置製造方法 |
| JP4738610B2 (ja) * | 2001-03-02 | 2011-08-03 | 株式会社トプコン | 基板表面の汚染評価方法及び汚染評価装置と半導体装置の製造方法 |
| JP2003017390A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | パターン形成方法及びパターン形成に用いるマスク |
| US7038224B2 (en) * | 2002-07-30 | 2006-05-02 | Applied Materials, Israel, Ltd. | Contact opening metrology |
| US7473911B2 (en) * | 2002-07-30 | 2009-01-06 | Applied Materials, Israel, Ltd. | Specimen current mapper |
| CN113485069A (zh) * | 2021-06-26 | 2021-10-08 | 长江存储科技有限责任公司 | 掩膜版、半导体器件的制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059899A (en) * | 1990-08-16 | 1991-10-22 | Micron Technology, Inc. | Semiconductor dies and wafers and methods for making |
| JPH07183345A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置 |
| US5637186A (en) * | 1995-11-22 | 1997-06-10 | United Microelectronics Corporation | Method and monitor testsite pattern for measuring critical dimension openings |
-
1996
- 1996-07-29 JP JP8199058A patent/JPH1050785A/ja active Pending
-
1997
- 1997-07-16 US US08/895,044 patent/US5903011A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308395B2 (en) | 2003-10-02 | 2007-12-11 | Kabushiki Kaisha Toshiba | Simulation circuit pattern evaluation method, manufacturing method of semiconductor integrated circuit, test substrate, and test substrate group |
| JP2010027789A (ja) * | 2008-07-17 | 2010-02-04 | Fujitsu Ltd | モニタ位置決定装置およびモニタ位置決定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5903011A (en) | 1999-05-11 |
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