JPH0481006A - レベル検出回路 - Google Patents
レベル検出回路Info
- Publication number
- JPH0481006A JPH0481006A JP19238190A JP19238190A JPH0481006A JP H0481006 A JPH0481006 A JP H0481006A JP 19238190 A JP19238190 A JP 19238190A JP 19238190 A JP19238190 A JP 19238190A JP H0481006 A JPH0481006 A JP H0481006A
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- Japan
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- drain
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- mesfet
- signal
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 4
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- 150000001875 compounds Chemical class 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＥＳＦＥＴで構成される入力信号のレベル変
化を検出し直流レベルに近い信号を送出するレベル検出
回路に関する。
化を検出し直流レベルに近い信号を送出するレベル検出
回路に関する。
従来、この種のレベル検出回路は、第４図に示す様に、
差動入力増幅器２１の片側の入力端子２５に信号を供給
し差動入力増幅器２１の出力をＦＥＴ２２のゲートに得
え、そのＦＥＴ２２のドレインは電源に接続し、ＦＥＴ
２２のソースはコンデンサ２３に接続し、かつ差動入力
増幅器２１の残りの入力端子にＦＥＴ２４のドレインが
接続し、ＦＥＴ２４のソースが接地されて、ＦＥＴ２４
のゲートに接続する基準電位入力端子２６にはバイアス
が供給される構成となっており、入力信号のレベルに応
じてコンデンサ２３に電荷を蓄積するいわゆるピーク値
保持動作を行っていた。
差動入力増幅器２１の片側の入力端子２５に信号を供給
し差動入力増幅器２１の出力をＦＥＴ２２のゲートに得
え、そのＦＥＴ２２のドレインは電源に接続し、ＦＥＴ
２２のソースはコンデンサ２３に接続し、かつ差動入力
増幅器２１の残りの入力端子にＦＥＴ２４のドレインが
接続し、ＦＥＴ２４のソースが接地されて、ＦＥＴ２４
のゲートに接続する基準電位入力端子２６にはバイアス
が供給される構成となっており、入力信号のレベルに応
じてコンデンサ２３に電荷を蓄積するいわゆるピーク値
保持動作を行っていた。
上述した従来のレベル検出回路は、コンデンサに電荷を
蓄積し入力信号レベルのピーク値を保持する構成となっ
ているので、コンデンサの容量値としては一つの集積回
路基板に内蔵出来ず、外部部品によるものとなり、外付
部品の増加をまねく欠点がある。また、コンデンサの充
電時間と放電時間の整合が、それぞれの時定数をＦＥＴ
の過度的バイアスで決定される為に設定しずらく、充分
な保持及び応答性の良好な検出には不向きという欠点を
有している。即ち、保持特性を良くすれば放電時間が長
くなり、レベル変化の応答時間が長くなり、逆に、レベ
ル変化の応答時間を短かくすれば保持特性が犠牲になる
という相両立しない欠点を有している。
蓄積し入力信号レベルのピーク値を保持する構成となっ
ているので、コンデンサの容量値としては一つの集積回
路基板に内蔵出来ず、外部部品によるものとなり、外付
部品の増加をまねく欠点がある。また、コンデンサの充
電時間と放電時間の整合が、それぞれの時定数をＦＥＴ
の過度的バイアスで決定される為に設定しずらく、充分
な保持及び応答性の良好な検出には不向きという欠点を
有している。即ち、保持特性を良くすれば放電時間が長
くなり、レベル変化の応答時間が長くなり、逆に、レベ
ル変化の応答時間を短かくすれば保持特性が犠牲になる
という相両立しない欠点を有している。
本発明のレベル検出回路は、ゲートが基準電位に接続し
ドレインが第１の抵抗を介して第１の電源に接続し、ソ
ースが第２の電源に接続する第１のＦＥＴと、ゲートが
正相信号を入力しドレインが第２の抵抗を介して前記第
１の電源に接続しソースが前記第１のＦＥＴのソースに
接続する第２のＦＥＴと、ゲートが前記正相信号に対し
逆相の逆相信号を入力しドレインが前記第２のＦＥＴの
ドレインに接続しソースが前記第２のＦＥＴのソースに
接する第３のＦＥＴと、この第３のＦＥＴのドレインに
接続して出力信号を送出する高域遮断フィルタとを有し
て構成している。
ドレインが第１の抵抗を介して第１の電源に接続し、ソ
ースが第２の電源に接続する第１のＦＥＴと、ゲートが
正相信号を入力しドレインが第２の抵抗を介して前記第
１の電源に接続しソースが前記第１のＦＥＴのソースに
接続する第２のＦＥＴと、ゲートが前記正相信号に対し
逆相の逆相信号を入力しドレインが前記第２のＦＥＴの
ドレインに接続しソースが前記第２のＦＥＴのソースに
接する第３のＦＥＴと、この第３のＦＥＴのドレインに
接続して出力信号を送出する高域遮断フィルタとを有し
て構成している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図、第２図（ａ）
は正相及び逆相の入力信号の波形の一例を示す図、第２
図（ｂ）はＭＥＳＦＥＴ２．３のドレインの出力信号の
波形の一例を示す図、第２図（Ｃ）は出力波形の一例を
示す図、第３図は本実施例内の高域遮断フィルタの周波
数特性の一例を示す図である。
は正相及び逆相の入力信号の波形の一例を示す図、第２
図（ｂ）はＭＥＳＦＥＴ２．３のドレインの出力信号の
波形の一例を示す図、第２図（Ｃ）は出力波形の一例を
示す図、第３図は本実施例内の高域遮断フィルタの周波
数特性の一例を示す図である。
第１図において、本実施例はゲートが基準電位９に接続
しドレインが電荷抵抗５を介して電源７に接続しソース
が電源用のＭＥＳＦＥＴ４のドレインに接するＭＥＳＦ
ＥＴＩと、ゲートが正相信号を入力しドレインが負荷抵
抗６を介して電源７に接続しソースがＭＥＳＦＥＴＩの
ソースに接続するＭＥＳＦＥ７２と、ゲートが前記正相
信号に対し逆相の逆相信号を入力しドレインがＭＥＳＦ
ＥＴ２のドレインに接続しソースがＭＥＳＦＥＴ２のソ
ースに接続するＭＥＳＦＥＴ３と、ＭＥＳＦＥＴ３のド
レインに接続する出力信号を出力する抵抗１３とコンデ
ンサ１３とからなる一次の高域遮断フィルタと、ゲート
が電流源基準電源１０が接続しソースが電源８にドレイ
ンがＭＥＳＦＥＴＩのソースに接続するＭＥＳ／ＦＥＴ
４とを有して構成している。
しドレインが電荷抵抗５を介して電源７に接続しソース
が電源用のＭＥＳＦＥＴ４のドレインに接するＭＥＳＦ
ＥＴＩと、ゲートが正相信号を入力しドレインが負荷抵
抗６を介して電源７に接続しソースがＭＥＳＦＥＴＩの
ソースに接続するＭＥＳＦＥ７２と、ゲートが前記正相
信号に対し逆相の逆相信号を入力しドレインがＭＥＳＦ
ＥＴ２のドレインに接続しソースがＭＥＳＦＥＴ２のソ
ースに接続するＭＥＳＦＥＴ３と、ＭＥＳＦＥＴ３のド
レインに接続する出力信号を出力する抵抗１３とコンデ
ンサ１３とからなる一次の高域遮断フィルタと、ゲート
が電流源基準電源１０が接続しソースが電源８にドレイ
ンがＭＥＳＦＥＴＩのソースに接続するＭＥＳ／ＦＥＴ
４とを有して構成している。
次に、本実施例の動作について第１図、第２図（ａ）、
（ｂ）、（Ｃ）および第３図を用いて説明する。
（ｂ）、（Ｃ）および第３図を用いて説明する。
第１図の相補信号入力端子１１．１２に第２図（ａ）に
示す相補関係を有する信号ａ、ｂが入力とする！この時
ＭＥＳＦＥＴＩのゲートには任意の基準電位を与えてお
く、この結果、第２図のノード１６には第２図すを示す
波形Ａが現われる。
示す相補関係を有する信号ａ、ｂが入力とする！この時
ＭＥＳＦＥＴＩのゲートには任意の基準電位を与えてお
く、この結果、第２図のノード１６には第２図すを示す
波形Ａが現われる。
これは、１つの信号の半波電流を相補信号入力すること
によって全波整流機能に置きかえていることを示す。
によって全波整流機能に置きかえていることを示す。
ここで第２図（ａ）に示す信号ａ、ｂの波形に対し信号
振幅が増加した信号ｃ、ｄに変わった場合、第２図のノ
ード１６に現われる波形は第２図（ｂ）の波形Ｃに示す
様に波形の最大値レベルを保持したまた、下方に振幅が
増加する応答を示す。
振幅が増加した信号ｃ、ｄに変わった場合、第２図のノ
ード１６に現われる波形は第２図（ｂ）の波形Ｃに示す
様に波形の最大値レベルを保持したまた、下方に振幅が
増加する応答を示す。
第２図（ｃ）は出力端子１５での第２図（ｂ）の波形Ａ
、Ｃの直流レベルの推移を示す。第２図（ｃ）のＥ、Ｆ
はそれぞれ第２図の波形Ａ、Ｃに対応する。
、Ｃの直流レベルの推移を示す。第２図（ｃ）のＥ、Ｆ
はそれぞれ第２図の波形Ａ、Ｃに対応する。
第２図（ｃ）の各レベルは第１図の出力端子１５に現わ
れているレベルとなっている。これは第３図に示す特性
を持った高域遮断フィルタを介して与えられる。
れているレベルとなっている。これは第３図に示す特性
を持った高域遮断フィルタを介して与えられる。
第３図においてこの高域遮断フィルタは１次の次数で設
定した場合、ｆｌが信号周波数、ｆ２が遮断周波数を示
し、ｆｌの周波数で充分な減衰量、例えば、−６０ｄＢ
をとるためには、３ディケート低いｆ２に設定すること
になる。従って第２図（ｂ）の波形Ｃの振幅が１０１０
０Ｏとすると、第２図（Ｃ）のＦは１ｍＶに圧縮された
レベルとなりほぼ直流レベルに近い信号となる。
定した場合、ｆｌが信号周波数、ｆ２が遮断周波数を示
し、ｆｌの周波数で充分な減衰量、例えば、−６０ｄＢ
をとるためには、３ディケート低いｆ２に設定すること
になる。従って第２図（ｂ）の波形Ｃの振幅が１０１０
０Ｏとすると、第２図（Ｃ）のＦは１ｍＶに圧縮された
レベルとなりほぼ直流レベルに近い信号となる。
以上説明したように本発明は、ゲートが基準電位を接続
しドレインが第１の抵抗を介して第１の電源に接続し、
ソーシが第２の電源に接する第１のＦＥＴと、ゲートが
正相信号を入力しドレインが第２の抵抗を介して第１の
電源に接続しソースが第１のＦＥＴのソースに接続する
第２のＦＥＴと、ゲートが正相位信号に対し逆相の逆相
信号を入力しドレインが第２のＦＥＴのドレインに接続
しソースが第２のＦＥＴのソースに接続する第３のＦＥ
Ｔと、第３のＦＥＴのドレインに接続して出力信号を送
出する高域遮断フィルタとを有して構成をとることによ
り、入力される信号の振幅変動に追従した直流レベルを
得ることが出来る。また、化合物半導体デバイス特有の
超高速信号を扱う場合、高域遮断フィルタの次数が仮に
１次としても抵抗とコンデンサは容易に集積回路に内蔵
出来て外付が不要となる効果がある。
しドレインが第１の抵抗を介して第１の電源に接続し、
ソーシが第２の電源に接する第１のＦＥＴと、ゲートが
正相信号を入力しドレインが第２の抵抗を介して第１の
電源に接続しソースが第１のＦＥＴのソースに接続する
第２のＦＥＴと、ゲートが正相位信号に対し逆相の逆相
信号を入力しドレインが第２のＦＥＴのドレインに接続
しソースが第２のＦＥＴのソースに接続する第３のＦＥ
Ｔと、第３のＦＥＴのドレインに接続して出力信号を送
出する高域遮断フィルタとを有して構成をとることによ
り、入力される信号の振幅変動に追従した直流レベルを
得ることが出来る。また、化合物半導体デバイス特有の
超高速信号を扱う場合、高域遮断フィルタの次数が仮に
１次としても抵抗とコンデンサは容易に集積回路に内蔵
出来て外付が不要となる効果がある。
第１図は本発明の一実施例を示す回路図、第２図（ａ）
は正相及び逆相の入力信号の波形の一例を示す図、第２
図（ｂ）はＭＥＳＦＥＴ２．３のドレインの出力信号の
波形の一例を示す図、第２図（ｃ）は出力波形の一例を
示す図、第３図は本実施例内の高域遮断フィルタの周波
数特性の一例を示す図、第４図は従来のレベル検出回路
の一例を示す回路図である。 １．２，３．４・・・ＭＥＳＦＥＴ、５，６・・・負荷
抵抗、７．８・・・電源、９・・・基準電源、１０・・
・電流源基準電源、１１．１２・・・相補信号入力端子
、１３．１４・・・１次の高域遮断フィルタ、１５・−
・圧力端子、２１・・・差動入力増幅器、２２．２４・
・・ＦＥＴ、２３・・・容量、２５・・・信号入力端子
、２６・・・基準電位入力端子、２７・・・電源。
は正相及び逆相の入力信号の波形の一例を示す図、第２
図（ｂ）はＭＥＳＦＥＴ２．３のドレインの出力信号の
波形の一例を示す図、第２図（ｃ）は出力波形の一例を
示す図、第３図は本実施例内の高域遮断フィルタの周波
数特性の一例を示す図、第４図は従来のレベル検出回路
の一例を示す回路図である。 １．２，３．４・・・ＭＥＳＦＥＴ、５，６・・・負荷
抵抗、７．８・・・電源、９・・・基準電源、１０・・
・電流源基準電源、１１．１２・・・相補信号入力端子
、１３．１４・・・１次の高域遮断フィルタ、１５・−
・圧力端子、２１・・・差動入力増幅器、２２．２４・
・・ＦＥＴ、２３・・・容量、２５・・・信号入力端子
、２６・・・基準電位入力端子、２７・・・電源。
Claims (1)
- ゲートが基準電位に接続しドレインが第１の抵抗を介
して第１の電源に接続し、ソースが第２の電源に接続す
る第１のＦＥＴと、ゲートが正相信号を入力しドレイン
が第２の抵抗を介して前記第１の電源に接続しソースが
前記第１のＦＥＴのソースに接続する第２のＦＥＴと、
ゲートが前記正相信号に対し逆相の逆相信号を入力しド
レインが前記第２のＦＥＴのドレインに接続しソースが
前記第２のＦＥＴのソースに接する第３のＦＥＴと、こ
の第３のＦＥＴのドレインに接続して出力信号を送出す
る高域遮断フィルタとを有して成ることを特徴とするレ
ベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19238190A JPH0481006A (ja) | 1990-07-20 | 1990-07-20 | レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19238190A JPH0481006A (ja) | 1990-07-20 | 1990-07-20 | レベル検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481006A true JPH0481006A (ja) | 1992-03-13 |
Family
ID=16290353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19238190A Pending JPH0481006A (ja) | 1990-07-20 | 1990-07-20 | レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481006A (ja) |
-
1990
- 1990-07-20 JP JP19238190A patent/JPH0481006A/ja active Pending
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