JPH0481839B2 - - Google Patents
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- JPH0481839B2 JPH0481839B2 JP59258703A JP25870384A JPH0481839B2 JP H0481839 B2 JPH0481839 B2 JP H0481839B2 JP 59258703 A JP59258703 A JP 59258703A JP 25870384 A JP25870384 A JP 25870384A JP H0481839 B2 JPH0481839 B2 JP H0481839B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- word
- supply terminal
- lines
- bipolar transistors
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007689 inspection Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ集積回路に関する。
半導体メモリ集積回路（以下、メモリICとい
う。）の集積度は増々大きくなり、その信頼性も
増々高いものが要求される。
う。）の集積度は増々大きくなり、その信頼性も
増々高いものが要求される。
一般に、メモリICの検査は、ある１つのビツ
トと他の全てのビツトとの間で正常動作する事を
調べ、これを全ビツトについて行うため、Ｎビツ
トのメモリの検査回数はN2に比例する。従つて、
メモリICの規模が大きくなると、検査に必要な
時間は急激に増加し、高価な測定器の使用効率が
悪化する。このような事から、検査時間の短縮が
要求される。
トと他の全てのビツトとの間で正常動作する事を
調べ、これを全ビツトについて行うため、Ｎビツ
トのメモリの検査回数はN2に比例する。従つて、
メモリICの規模が大きくなると、検査に必要な
時間は急激に増加し、高価な測定器の使用効率が
悪化する。このような事から、検査時間の短縮が
要求される。
一方、メモリICの検査は一般に外部端子より
行うため、特に、バイポーラトランジスタからな
るフリツプフロツプ回路を基本の記憶単位とする
メモリICにおいては、記憶単位を構成する素子
にリーク等の多少の劣化があつても正常動作とし
て見える場合が多い。「多少の劣化」は時間と共
に「大きな劣化」となり、誤動作を起こす原因と
なる危険性を持つている。従つて、高い信頼性を
得るためには、このような「多少の劣化」した素
子を持つメモリICは検出して、排除しなければ
ならない。
行うため、特に、バイポーラトランジスタからな
るフリツプフロツプ回路を基本の記憶単位とする
メモリICにおいては、記憶単位を構成する素子
にリーク等の多少の劣化があつても正常動作とし
て見える場合が多い。「多少の劣化」は時間と共
に「大きな劣化」となり、誤動作を起こす原因と
なる危険性を持つている。従つて、高い信頼性を
得るためには、このような「多少の劣化」した素
子を持つメモリICは検出して、排除しなければ
ならない。
しかしながら、従来、上記要望を満足するメモ
リICが実現されていない。従つて本発明の目的
は、半導体メモリ集積回路の検査時間が短縮で
き、且つ、高い信頼性が得られる半導体メモリ集
積回路を提供する事にある。
リICが実現されていない。従つて本発明の目的
は、半導体メモリ集積回路の検査時間が短縮で
き、且つ、高い信頼性が得られる半導体メモリ集
積回路を提供する事にある。
本発明の半導体メモリ集積回路は、ベース及び
コレクタを互いに交差接続しエミツタを共通接続
する第１及び第２のバイポーラトランジスタ、並
びに一端をこれら第１及び第２のバイポーラトラ
ンジスタのコレクタとそれぞれ対応して接続し他
端を共通接続する第１及び第２の負荷素子をそれ
ぞれ備え複数行、複数列にマトリクス状に配列さ
れたフリツプフロツプ回路型の複数の記憶単位
と、外部からの第１及び第２の電源電位をそれぞ
れ対応して受電する第１及び第２の電源端子と、
前記複数の記憶単位の各行とそれぞれ対応して設
けられ対応する行の各記憶単位の第１及び第２の
負荷素子の他端とそれぞれ接続し前記第１の電源
電位と対応する選択レベルのときこれら各記憶単
位を選択状態とする複数のワード線と、前記複数
の記憶単位の各行とそれぞれ対応して設けられ対
応する行の各記憶単位の第１及び第２のバイポー
ラトランジスタのエミツタとそれぞれ接続する複
数のワードボトム線と、これら複数のワードボト
ム線と前記第２の電源端子との間にそれぞれ対応
して設けられ対応する行の各記憶素子にデータ保
持電流を供給する複数の低電流源とを有する半導
体メモリ集積回路において、前記各ワード線と前
記第２の電源端子との間に電流経路を形成する第
１のオーム性素子と、前記各ワードボトム線と前
記第１の電源端子との間に電流経路を形成する第
２のオーム性素子とを設けて構成される。
コレクタを互いに交差接続しエミツタを共通接続
する第１及び第２のバイポーラトランジスタ、並
びに一端をこれら第１及び第２のバイポーラトラ
ンジスタのコレクタとそれぞれ対応して接続し他
端を共通接続する第１及び第２の負荷素子をそれ
ぞれ備え複数行、複数列にマトリクス状に配列さ
れたフリツプフロツプ回路型の複数の記憶単位
と、外部からの第１及び第２の電源電位をそれぞ
れ対応して受電する第１及び第２の電源端子と、
前記複数の記憶単位の各行とそれぞれ対応して設
けられ対応する行の各記憶単位の第１及び第２の
負荷素子の他端とそれぞれ接続し前記第１の電源
電位と対応する選択レベルのときこれら各記憶単
位を選択状態とする複数のワード線と、前記複数
の記憶単位の各行とそれぞれ対応して設けられ対
応する行の各記憶単位の第１及び第２のバイポー
ラトランジスタのエミツタとそれぞれ接続する複
数のワードボトム線と、これら複数のワードボト
ム線と前記第２の電源端子との間にそれぞれ対応
して設けられ対応する行の各記憶素子にデータ保
持電流を供給する複数の低電流源とを有する半導
体メモリ集積回路において、前記各ワード線と前
記第２の電源端子との間に電流経路を形成する第
１のオーム性素子と、前記各ワードボトム線と前
記第１の電源端子との間に電流経路を形成する第
２のオーム性素子とを設けて構成される。
次に本発明の実施例について図面を参照して説
明する。
明する。
図１は本発明の第１の実施例を示す回路図であ
る。
る。
この実施例は、ベース及びコレクタを互いに交
差接続し第１のエミツタを共通接続する２エミツ
タ型の第１及び第２のバイポーラトランジスタ、
並びに一端をこれら第１及び第２のバイポーラト
ランジスタのコレクタとそれぞれ対応して接続し
他端を共通接続する第１及び第２の負荷素子をそ
れぞれ備え複数行、複数列のマトリクス状に配列
されたフリツプフロツプ回路型の複数の記憶単位
Ｃと、外部からの高電位の第１の電源電位VCC及
び低電位の第２の電源電位VEEをそれぞれ対応し
て受電する第１及び第２の電源端子Ｔ１，Ｔ２
と、複数の記憶単位Ｃの各行とそれぞれ対応して
設けられ対応する行の各記憶単位Ｃの第１及び第
２の負荷素子の他端とそれぞれ接続し第１の電源
電位VCCと対応する選択レベルのとき、これら各
記憶単位を選択状態とする複数のワード線WTO〜
WT63と、複数の記憶単位Ｃの各行とそれぞれ対
応して設けられ対応する行の各記憶単位Ｃの第１
及び第２のバイポーラトランジスタのエミツタと
それぞれ接続する複数のワードボトム線WBO〜
WB63と、これら複数のワードボトム線WBO〜
WB63と第２の電源端子Ｔ２との間にそれぞれ対
応して設けられ対応する行の各記憶素子Ｃにデー
タ保持電流を供給する複数の定電流源IHO〜IH63
と、複数の記憶単位Ｃの各列とそれぞれ対応して
設けられ対応する列の各記憶単位Ｃの第１及び第
２のバイポーラトランジスタの第２のエミツタと
それぞれ対応して接続する複数の対をなす第１及
び第２のデイジツト線DLO，DRO〜DL63，DR63と、
これらデイジツト線DLO，DRO〜DL63，DR63とそれ
ぞれ対応して接続し対応する記憶単位Ｃに書込み
用、読出し用の電流を供給する複数の定電流源
ILO，IRO〜IL63，IR63及びトランジスタと、ワード
線WTO〜WT63とそれぞれ対応して設けられ行アド
レス信号に従つて対応するワード線（WTO〜
WT63）を選択レベルにする複数のワードドライ
バトランジスタQWO〜QW63及び抵抗とを有する半
導体メモリ集積回路に、各ワード線WTO〜WT63と
第２の電源端子Ｔ２との間にそれぞれ対応して電
流経路を作る複数の第１のオーム性素子の抵抗
RTO〜RT63と、各ワードボトム線WBO〜WB63と第
１の電源端子Ｔ１との間にそれぞれ対応して電流
経路を形作る複数の第２のオーム性素子の抵抗
RBO〜RB63とを設けた構成となつている。抵抗RTO
〜RT63，RBO〜RB63は通常動作を妨げない程度の
高抵抗値に設定されている。
差接続し第１のエミツタを共通接続する２エミツ
タ型の第１及び第２のバイポーラトランジスタ、
並びに一端をこれら第１及び第２のバイポーラト
ランジスタのコレクタとそれぞれ対応して接続し
他端を共通接続する第１及び第２の負荷素子をそ
れぞれ備え複数行、複数列のマトリクス状に配列
されたフリツプフロツプ回路型の複数の記憶単位
Ｃと、外部からの高電位の第１の電源電位VCC及
び低電位の第２の電源電位VEEをそれぞれ対応し
て受電する第１及び第２の電源端子Ｔ１，Ｔ２
と、複数の記憶単位Ｃの各行とそれぞれ対応して
設けられ対応する行の各記憶単位Ｃの第１及び第
２の負荷素子の他端とそれぞれ接続し第１の電源
電位VCCと対応する選択レベルのとき、これら各
記憶単位を選択状態とする複数のワード線WTO〜
WT63と、複数の記憶単位Ｃの各行とそれぞれ対
応して設けられ対応する行の各記憶単位Ｃの第１
及び第２のバイポーラトランジスタのエミツタと
それぞれ接続する複数のワードボトム線WBO〜
WB63と、これら複数のワードボトム線WBO〜
WB63と第２の電源端子Ｔ２との間にそれぞれ対
応して設けられ対応する行の各記憶素子Ｃにデー
タ保持電流を供給する複数の定電流源IHO〜IH63
と、複数の記憶単位Ｃの各列とそれぞれ対応して
設けられ対応する列の各記憶単位Ｃの第１及び第
２のバイポーラトランジスタの第２のエミツタと
それぞれ対応して接続する複数の対をなす第１及
び第２のデイジツト線DLO，DRO〜DL63，DR63と、
これらデイジツト線DLO，DRO〜DL63，DR63とそれ
ぞれ対応して接続し対応する記憶単位Ｃに書込み
用、読出し用の電流を供給する複数の定電流源
ILO，IRO〜IL63，IR63及びトランジスタと、ワード
線WTO〜WT63とそれぞれ対応して設けられ行アド
レス信号に従つて対応するワード線（WTO〜
WT63）を選択レベルにする複数のワードドライ
バトランジスタQWO〜QW63及び抵抗とを有する半
導体メモリ集積回路に、各ワード線WTO〜WT63と
第２の電源端子Ｔ２との間にそれぞれ対応して電
流経路を作る複数の第１のオーム性素子の抵抗
RTO〜RT63と、各ワードボトム線WBO〜WB63と第
１の電源端子Ｔ１との間にそれぞれ対応して電流
経路を形作る複数の第２のオーム性素子の抵抗
RBO〜RB63とを設けた構成となつている。抵抗RTO
〜RT63，RBO〜RB63は通常動作を妨げない程度の
高抵抗値に設定されている。
このため、記憶単位Ｃを構成するバイポーラト
ランジスタの１つにでもリークがあると、第１の
電源端子Ｔ１と第２の電源端子Ｔ２との間でリー
ク電流が流れこれを直接観測できる。リークはト
ランジスタのエミツタ・ベースやエミツタ・コレ
クタ間のものが多い。第１の電源端子Ｔ１と第２
の電源端子Ｔ２との間には通常動作のための周辺
回路が接続されているが、この周辺回路は通常、
ダイオード順方向電圧（以下VFという。）約0.7
（Ｖ）までは電流が殆んど流れないようになつて
いる。従つて、電源端子Ｔ１，Ｔ２間に、VFよ
り低い電圧を印加すれば、記憶単位Ｃのリーク電
流のみ観測できる。
ランジスタの１つにでもリークがあると、第１の
電源端子Ｔ１と第２の電源端子Ｔ２との間でリー
ク電流が流れこれを直接観測できる。リークはト
ランジスタのエミツタ・ベースやエミツタ・コレ
クタ間のものが多い。第１の電源端子Ｔ１と第２
の電源端子Ｔ２との間には通常動作のための周辺
回路が接続されているが、この周辺回路は通常、
ダイオード順方向電圧（以下VFという。）約0.7
（Ｖ）までは電流が殆んど流れないようになつて
いる。従つて、電源端子Ｔ１，Ｔ２間に、VFよ
り低い電圧を印加すれば、記憶単位Ｃのリーク電
流のみ観測できる。
このとき、記憶単位Ｃには、通常動作時に対し
て逆極性電圧が印加される。記憶単位Ｃの数は多
く、この実施例では64×64＝4096個が電源端子Ｔ
１，Ｔ２間に並列接続されている。従つて0.7V
以下の電圧であつても、この電圧が記憶単位Ｃに
通常動作時と同一極性（順方向）に印加される
と、記憶単位Ｃが正常であつてもこの記憶単位Ｃ
には極めてわずかではあるが順方向電流が流れ、
記憶単位の数が多くなる程これら全記憶単位Ｃを
通して流れる電流は無視できなくなり、これら記
憶単位Ｃの中にリークがあるために流れる電流か
正常であるにもかかわらず流れる電流かどうかの
区別がしにくくなる。
て逆極性電圧が印加される。記憶単位Ｃの数は多
く、この実施例では64×64＝4096個が電源端子Ｔ
１，Ｔ２間に並列接続されている。従つて0.7V
以下の電圧であつても、この電圧が記憶単位Ｃに
通常動作時と同一極性（順方向）に印加される
と、記憶単位Ｃが正常であつてもこの記憶単位Ｃ
には極めてわずかではあるが順方向電流が流れ、
記憶単位の数が多くなる程これら全記憶単位Ｃを
通して流れる電流は無視できなくなり、これら記
憶単位Ｃの中にリークがあるために流れる電流か
正常であるにもかかわらず流れる電流かどうかの
区別がしにくくなる。
しかし本発明においては前述したように記憶単
位Ｃには逆極性の電圧が印加されるので、記憶単
位Ｃに流れる電流は順方向の電圧が印加される場
合に比べ桁ちがいに小さくなり、記憶単位の数が
多くなつてもこれら全記憶単位Ｃに流れる電流は
無視することができ、記憶単位Ｃのリークの検出
を容易にかつ確実にし信頼性の向上をはかること
ができる。
位Ｃには逆極性の電圧が印加されるので、記憶単
位Ｃに流れる電流は順方向の電圧が印加される場
合に比べ桁ちがいに小さくなり、記憶単位の数が
多くなつてもこれら全記憶単位Ｃに流れる電流は
無視することができ、記憶単位Ｃのリークの検出
を容易にかつ確実にし信頼性の向上をはかること
ができる。
なお、第１図の破線部分に示したように、一端
をワード線WTO〜WT63とそれぞれ対応して接続す
るデカツプリング用のダイオードTTO〜TT63と、
一端をこれらダイオードTTO〜TT63の他端と接続
し他端を第２の電源端子Ｔ２と接続する抵抗RTT
とにより、ワード線WTO〜WT63と電源端子Ｔ２と
の間に電流経路を作る構成とすることもでき、こ
の場合、抵抗の数を低減することができる。ただ
しこの場合、記憶単位ＣのリークはVF１段分よ
り高い電圧（例えば1.0V）かけて観測する必要
があり、従つて周辺回路はVF２段（約1.4V）ま
では、電流が流れないようにしておく必要があ
る。ワードボトム線WBO〜WB63に対しても同様で
ある。
をワード線WTO〜WT63とそれぞれ対応して接続す
るデカツプリング用のダイオードTTO〜TT63と、
一端をこれらダイオードTTO〜TT63の他端と接続
し他端を第２の電源端子Ｔ２と接続する抵抗RTT
とにより、ワード線WTO〜WT63と電源端子Ｔ２と
の間に電流経路を作る構成とすることもでき、こ
の場合、抵抗の数を低減することができる。ただ
しこの場合、記憶単位ＣのリークはVF１段分よ
り高い電圧（例えば1.0V）かけて観測する必要
があり、従つて周辺回路はVF２段（約1.4V）ま
では、電流が流れないようにしておく必要があ
る。ワードボトム線WBO〜WB63に対しても同様で
ある。
第２図は本発明の第２の実施例を示す回路図で
ある。
ある。
この実施例は、ワード線WTO〜WT63の立上りを
急峻にするために、ワード線放電回路Ｄが各ワー
ド線WTO〜WT63と対応するワードボトム線WBO〜
WB63との間に入つている半導体メモリ集積回路
に本発明を適用したものである。
急峻にするために、ワード線放電回路Ｄが各ワー
ド線WTO〜WT63と対応するワードボトム線WBO〜
WB63との間に入つている半導体メモリ集積回路
に本発明を適用したものである。
各ワード線放電回路Ｄには、対応するワード線
（WTO〜WT63）と第２の電源端子Ｔ２との間に抵
抗RD10，RD20が接続されているので、この抵抗
RD10，RD20を第１のオーム性素子として流用した
ものである。
（WTO〜WT63）と第２の電源端子Ｔ２との間に抵
抗RD10，RD20が接続されているので、この抵抗
RD10，RD20を第１のオーム性素子として流用した
ものである。
第３図ａにこれら実施例における電源端子Ｔ
１，Ｔ２間の電圧Ｖ対電流Ｉ特性を示す。4.0V
〜5.5Vが正常動作領域である。また第３図ｂは、
第３図ａのOV付近の様子を拡大して示す。記憶
単位にリーク電流が無い場合を実線で、リーク電
流がある場合を点線で示す。点線の場合、トラン
ジスタのエミツタ−ベース間か、エミツタ−コレ
クタ間かは分からないが、ともかく、いずれかの
記憶単位Ｃのバイポーラトランジスタにシークが
ある事が分かる。
１，Ｔ２間の電圧Ｖ対電流Ｉ特性を示す。4.0V
〜5.5Vが正常動作領域である。また第３図ｂは、
第３図ａのOV付近の様子を拡大して示す。記憶
単位にリーク電流が無い場合を実線で、リーク電
流がある場合を点線で示す。点線の場合、トラン
ジスタのエミツタ−ベース間か、エミツタ−コレ
クタ間かは分からないが、ともかく、いずれかの
記憶単位Ｃのバイポーラトランジスタにシークが
ある事が分かる。
以上説明したように本発明は、各記憶単位に対
通常動作時とは逆極性の電圧が印加されるよう
に、各ワード線と第２の電源端子との間、及び各
ワードボトム線と第１の電源端子との間にオーム
性素子による電流経路を設けた構成とすることに
より、第１及び第２の電源端子間の電流を観測す
るだけで記憶単位のリークの有無を検出でき、し
かも記憶単位の数が増大してもこれら全記憶単位
に流れる正常時の電流は無視できて確実に記憶単
位のリークの有無を検出できるので、検査時間が
短縮でき、かつ製品の信頼性向上をはかることが
できる効果がある。
通常動作時とは逆極性の電圧が印加されるよう
に、各ワード線と第２の電源端子との間、及び各
ワードボトム線と第１の電源端子との間にオーム
性素子による電流経路を設けた構成とすることに
より、第１及び第２の電源端子間の電流を観測す
るだけで記憶単位のリークの有無を検出でき、し
かも記憶単位の数が増大してもこれら全記憶単位
に流れる正常時の電流は無視できて確実に記憶単
位のリークの有無を検出できるので、検査時間が
短縮でき、かつ製品の信頼性向上をはかることが
できる効果がある。
第１図は本発明の第１の実施例を示す回路図、
第２図は本発明の第２の実施例を示す回路図、第
３図ａ，ｂはそれぞれ第１及び第２の動作及び効
果を説明するための第１及び第２の電源端子間電
源電圧対電流特性図である。 Ｃ……記憶単位、Ｄ……ワード線放電回路、
DLO，DRO〜DL63．DR63……デイジツト線、IDO，
IHO〜IH63，ILO，IRO〜IL63，IR63……定電流源、QWO
〜QW63……ワードドライバトランジスタ、RBO〜
RB63，RD10，RD20，RTO〜RT63，RTT……抵抗、
TTO〜TT63……ダイオード、Ｔ１，Ｔ２……電源
端子、WBO〜WB63……ワードボトム線、WTO〜
WT63……ワード線。
第２図は本発明の第２の実施例を示す回路図、第
３図ａ，ｂはそれぞれ第１及び第２の動作及び効
果を説明するための第１及び第２の電源端子間電
源電圧対電流特性図である。 Ｃ……記憶単位、Ｄ……ワード線放電回路、
DLO，DRO〜DL63．DR63……デイジツト線、IDO，
IHO〜IH63，ILO，IRO〜IL63，IR63……定電流源、QWO
〜QW63……ワードドライバトランジスタ、RBO〜
RB63，RD10，RD20，RTO〜RT63，RTT……抵抗、
TTO〜TT63……ダイオード、Ｔ１，Ｔ２……電源
端子、WBO〜WB63……ワードボトム線、WTO〜
WT63……ワード線。
Claims (1)
- １ ベース及びコレクタを互いに交差接続しエミ
ツタを共通接続する第１及び第２のバイポーラト
ランジスタ、並びに一端をこれら第１及び第２の
バイポーラトランジスタのコレクタとそれぞれ対
応して接続し他端を共通接続する第１及び第２の
負荷素子をそれぞれ備え複数行、複数列のマトリ
クス状に配列されたフリツプフロツプ回路型の複
数の記憶単位と、外部からの第１及び第２の電源
電位をそれぞれ対応して受電する第１及び第２の
電源端子と、前記複数の記憶単位の各行とそれぞ
れ対応して設けられ対応する行の各記憶単位の第
１及び第２の負荷素子の他端とそれぞれ接続し前
記第１の電源電位と対応する選択レベルのときこ
れら各記憶単位を選択状態とする複数のワード線
と、前記複数の記憶単位の各行とそれぞれ対応し
て設けられ対応する行の各記憶単位の第１及び第
２のバイポーラトランジスタのエミツタとそれぞ
れ接続する複数のワードボトム線と、これら複数
のワードボトム線と前記第２の電源端子との間に
それぞれ対応して設けられ対応する行の各記憶素
子にデータ保持電流を供給する複数の定電流源と
を有する半導体メモリ集積回路において、前記各
ワード線と前記第２の電源端子との間に電流経路
を形成する第１のオーム性素子と、前記各ワード
ボトム線と前記第１の電源端子との間に電流経路
を形成する第２のオーム性素子とを設けたことを
特徴とする第２のオーム性素子とを設けたことを
特徴とする半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258703A JPS61137295A (ja) | 1984-12-07 | 1984-12-07 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258703A JPS61137295A (ja) | 1984-12-07 | 1984-12-07 | 半導体メモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61137295A JPS61137295A (ja) | 1986-06-24 |
| JPH0481839B2 true JPH0481839B2 (ja) | 1992-12-25 |
Family
ID=17323925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258703A Granted JPS61137295A (ja) | 1984-12-07 | 1984-12-07 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137295A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370956B1 (ko) * | 2000-07-22 | 2003-02-06 | 주식회사 하이닉스반도체 | 누설전류 측정용 테스트 패턴 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145490A (ja) * | 1984-08-09 | 1986-03-05 | Nec Corp | 半導体メモリ集積回路 |
-
1984
- 1984-12-07 JP JP59258703A patent/JPS61137295A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61137295A (ja) | 1986-06-24 |
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