JPS631676B2 - - Google Patents

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JPS631676B2
JPS631676B2 JP53146176A JP14617678A JPS631676B2 JP S631676 B2 JPS631676 B2 JP S631676B2 JP 53146176 A JP53146176 A JP 53146176A JP 14617678 A JP14617678 A JP 14617678A JP S631676 B2 JPS631676 B2 JP S631676B2
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circuit
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Description

【発明の詳細な説明】 本発明は、半導体記憶装置に関する。
一般に、記憶セルを含む半導体記憶装置の動作
余裕は電源電圧や入出力条件を通常使用時の限界
値を越えた状態で動作させその動作限界を計測す
る事により測定される。一方、最近半導体記憶装
置の大容量化に伴ない、製造上のバラツキにより
チツプ温度を上げたり或いは下げたりすると、動
作余裕がなくなり、しかもそれが常温における上
述のような動作余裕測定法では検出されない場合
がある事が判つた。この種の不良は実際にチツプ
温度を変えて検出する事は実用上極めて困難で、
常温でこれらの動作余裕の不足を検出することが
望まれている。
本発明の目的は温度依存性のある動作不良記憶
セルを常温で検出する電気的回路手段を有する半
導体記憶装置を提供することにある。
本発明は、上記のような不良記憶セルは、常温
での保持状態で既に動作余裕がなく、たとえばこ
れに対する書込み動作電圧を正規の場合より少し
変える事により容易に書込めてしまう、という知
見に基く。
本発明による半導体記憶装置は複数の記憶セル
からなるアレイと、該アレイの選択回路および書
込み制御回路とを含み、該書込み制御回路は選択
状態の記憶セルに書込みを行なう第１の態様と選
択状態の該記憶セルが正常であれば書込まれず、
異常であれば書込まれるような擬似書込みを行な
う第２の態様とを有することを特徴とする。
本発明によれば複数の記憶セルからなるアレイ
と、その選択回路並びに読出し書込み制御回路を
含み、該書込み制御回路が、通常の動作モード、
即ち選択回路の記憶セルに書込みを行なうモード
及びテスト動作モード、即ち選択状態の該記憶セ
ルが正常であれば書込まれず、異常であれば書込
まれるような擬似書込みを行なうモードの二つの
動作をしうる半導体記憶装置が得られる。また、
ここで複数の記憶セルからなるアレイと、行選択
回路、列選択回路並びに読出し書込み制御回路を
含み、該書込み制御回路が通常の動作モード、即
ち選択状態の記憶セルに書込みを行なうモード、
テスト動作モードにおいては、行選択回路のすべ
てが実質的に同一レベルになり、選択された列の
記憶セルに対しもし該記憶セルが正常であれば書
込まれず、もし該記憶セルが異常であれば書込ま
れるような擬似書込み動作が行なわれる半導体記
憶装置も得られる。さらには記憶、セルが、フリ
ツプフロツプに構成された一対のバイポーラトラ
ンジスタと一対の負荷抵抗器を含み記憶セルの正
常異常の境界が、オン側の負荷抵抗器の両端間の
電圧が所定の値であるような半導体記憶装置も得
られる。
第１図を参照して一般的なバイポーラメモリに
ついて説明する。ここでは簡単のため、２行×２
列のメモリアレイを例として説明する。メモリセ
ルC11は抵抗R0，R1を負荷とし、マルチエミツタ
トランジスタQ01，Q02のベースとコレクタとを
交叉接続し、それぞれ一方のエミツタE2，E3を
デイジツト線D0，D1に接続し、他方エミツタE0，
E1を電流源nIHに接続された線W1′に共通に接続
されて構成される。メモリセルC12，C21，C22も
同様に構成されていることは言うまでもない。行
選択回路１はエミツタが行線W1にベースに端子
WT1がそれぞれ接続されたトランジスタQ11、エ
ミツタが行線W2に、ベースが端子WT2に接続さ
れたトランジスタQ12ならびに２つの電流源nIH
を含み、行線W1，W2を選択的に付勢する、列選
択回路２はデイジツト線D0，D1にエミツタが接
続され、ベースが共通に端子DS1に接続されたト
ランジスタQ21，Q22とエミツタがデイジツト線
D2，D3にそれぞれ接続されベースが列選択と端
子DS2に共通に接続されたトランジスタを含む。
読み出し書込み制御回路３におけるトランジスタ
はデイジツト線D0にエミツタを接続されたトラ
ンジスタQ01と電気切換スイツチ回路を構成す
る。同様にトランジスタQ32，Q33，Q34はそれぞ
れ、選択されたセルのデイジツト線D1，D2，D3
のエミツタが接続されたトランジスタと電流切換
スイツチ回路を構成する。ここではセルからの読
み出し、セルへの書込みは制御信号WL0，Wc1を
用いた電流切換論理によつて行なわれる。ここ
で、たとえばメモリセルC11への“０”書込みは、
行選択入力WT1に高レベルを、列選択入力DS1に
低レベルを与え、この時、他の入力WT2，DS2を
各非選択レベルである。
低レベル、高レベルをそれぞれ与えてメモリセ
ルC11を選択し、たとえば書込み制御入力Wc1に
低レベルを、Wcoに高レベル又は中間レベルを
与えて記憶セルのエミツタE3を強制的に導通さ
せる。
読出し時は行、列の選択は同じで、ただし入力
端子Wc1，Wco共に中間レベルを与える事により
行なわれる。
記憶セルの導通側の負荷抵抗器Ｒ，Roの導通
側には、非選択時には保持電流ｍ，IH（この場合
ｍ＝２）の内１回路分IHが流れ、選択時にはこの
IHと桁電流IDｏ，ID1が流れている。
したがつて、非選択時の記憶セルは保持電圧
VH＝Ro×IH（又はR1×IH）のみで保持されてい
る。このため、たとえば上述のメモリセルC11へ
書込みの場合、誤まつてメモリセルC21にも書込
まれないためには、書込制御入力Wco，Wc1の低
レベルは、行選択入力WT1，WT2の低レベルから
保持電圧VHだけ低いレベルより十分高くなけれ
ばならず、通常行選択入力WT1，WT2の低レベル
と同程度にとらざるを得ない。
問題は、記憶セルの中にたとえば保持電圧が異
常に小さいものがある事で、このようなセルは
往々全使用温度範囲での動作不良をもたらすにも
かかわらず正常に動作するので有効な（常温で
の）検出方法がない。
次に第２図ａ，ｂを参照して本発明について説
明する。まず第２図ａにより、通常の書込みすな
わち選択されたセルへの書込みについて説明す
る。まず読出しの期間TR1では制御信号Wco，
Wc1は共に中間レベルを呈し、トランジスタQ02
が非導通でそのコレクタ電位C02が高レベルトラ
ンジスタQ01が導通でそのコレクタ電位C01が低レ
ベルになつている。次に書込み期間Twになると
制御信号Wc0が高レベルとなり、Wc1が低レベル
となるために、トランジスタQ31とトランジスタ
Q01とはトランジスタQ31のベース電位Wc0が高レ
ベルのためトランジスタQ31が導通し、Q01は非
導通となりこれと共にトランジスタQ32とにおい
てはトランジスタQ32がWc1が低レベルのため非
導通となりトランジスタQ02は導通となる。かく
してメモリセルC11の状態は反転され、続いての
読出し期間TR2においてこの状態は保持される。
以上が通常の動作モードである。
次に第２図ｂを参照して本発明の特徴である擬
似書込み動作について説明する。
ここでは読出し又は保持期間TR1においてセル
C11を例とし、トランジスタQ01が導通、Q02は非
導通であるとする。続いての擬似書込み期間
Tw′には制御信号Wc0は高レベルとなりかつトラ
ンジスタQ01のベース電位、すなわちC01よりも高
いレベルとなつてトランジスタQ31が導通し、ト
ランジスタQ01は非導通へ幾行しようとする。こ
のとき制御信号Wc1をメモリセルの正常保持電位
であるセルには書込まれず、保持電圧が非常に小
さいセルに対しては書込まれるレベル、すなわち
Wc1の電位を取り除きたいセルの異常保持電圧と
同程度にするとセルの保持電位がこれよりも小さ
いときはC01に示すようトランジスタQ02が導通し
て反転書込みが行なわれる。
他方セルが正常の保持電圧であるときはトラン
ジスタQ02は導通のままであつてこのときはコレ
クタ電位C01で示すようにメモリセルの反転は行
なわれない。
したがつて、メモリデイバイステスト時におい
て外部信号によりWc1，Wc0のレベルを通常レベ
ル（第２図ａ）及び上記保持電圧不良テストレベ
ルの２種のレベルに切換可能とし正常レベルにお
いてメモリデイバイスに記憶内容“１”（“０”）
を全セルに書込み、次にWc1，Wc2を保持電圧テ
ストレベルに切換えたのち、正常レベルで書込ん
だ内容と逆内容を擬似書込みモード（第２図ｂ）
で書込みを行ない、次にWc1，Wc0を正常な読出
しレベルにしてセル記憶内容を全セルについて読
み出すと、保持電圧が正常なメモリデイバイスで
は上記正常レベルで書込んだ記憶内容が反転され
ず、保持電圧不良セルを含む記憶装置では不良セ
ルの記憶内容が反転するため、不良セルを含むメ
モリデイバイスを検出し取り除くことが出来る。
さらに有効にテストを行なうためにはテスト
時、高レベルになるWco，ovWc1のレベルをWT
の高レベル（選択時）のレベルより高くしてセル
の導通側トランジスタに電流IDが分流しないよう
完全に切る必要がある。IDがセルに分流すると、
導通側トランジスタのコレクタ抵抗に大きな保持
電圧が立ち擬似書込み時に保持電圧不良セルに対
して擬似書込み出来なくなる。
次に第３図に本発明で擬似書込み時の制御信号
Wc1又はWc0を得る一例言示す。ここでは接地電
位と電源−VEEにトランジスタQAとエミツタ抵抗
RAを設け、エミツタフオロワ形式で制御信号を
得るものである。ここではトランジスタQAのベ
ースに２値の入力を選択時に与えるためにレベル
発生回路１０を設ける。この発生回路１０は接地
電位と電源−VEE間に抵抗Rcの直列回路を設け、
かつ抵抗RBに並列にトランジスタQBを設ける。
トランジスタQBのベースは抵抗RDによつてバイ
アスされると共にコントロール端子Tcとして導
出される。ここではトランジスタQBの導通、非
導通によつて変化するトランジスタQBのエミツ
タ電位によつてトランジスタQAを制御する。例
えば通常の書込み動作のときはTcをオープンか
又は−VEEにしてトランジスタQBをオフとし、こ
のときの抵抗RBとRcとの抵抗比で決まる電圧を
トランジスタQAのベースに供給する。このとき
のトランジスタQAの導通度は小さく、従つて
Wc1のレベルは電源−VEEに近いものとなる。他
方擬似書込みモードでは端子Tcを接地レベルと
することによりトランジスタQBを導通させる。
これによりトランジスタQAのベース電位は上昇
し、トランジスタQAの抵抗は小さくなる。従つ
てWc1のレベルはこのトランジスタの抵抗RAと
によつて決まる−VEEより小さいものとなる。
このようにして制御信号Wc1のレベルコントロ
ールは行なうことができる。また制御信号Wco
も同様に取り扱うことができる。なおかかる
Wc1，Wc0の発生回路に特に制限されるものでは
ない。端子Tcは一つのテストパツドを新たに設
けてもよいし、又擬似書込み時に使用しない端子
あるいは、一定レベルであるような端子であるチ
ツプセレクシヨン、アウトプツト端子等に第３値
レベルを設けてテストレベル制御を行なうことも
可能である。
したがつて、保持電圧不良のメモリセルの発見
はウエハーレベルあるいはパツケージ等に実装し
た時にも、保持電圧異常セルを効果的に発見出来
る。
次に第４図により本発明の他の実施例について
説明する。
本実施例では読み出し出力端子OUTを制御端
子TCとして兼用し、テストモードでは出力端子
OUTに接続されたツエナーダイオードZDにブレ
ークダウン電圧以上の電圧を加えることにより電
流源としてのトランジスタQ511をONさせてトラ
ンジスタQ59，Q510を含む電流切換回路を動作状
態とする。トランジスタQ59，Q510のコレクタは
データ入力回路２０の出力出力端であるトランジ
スタQ55，Q56のエミツタWco′，Wcl′に接続して
いる、さらにテストモード時は回路２０における
トランジスタQ54及びR54，Q57及びR55，Q58及び
R56で構成される３本の定電流回路は、ダイオー
ドD5，D6、抵抗R512で構成される定電圧を抵抗
R510，R511トランジスタQ512で構成される回路で
引き下げることにより機能しなくなる。さらにト
ランジスタQ53、抵抗53で構成される定電流回路
をダイオードD3，D4及び抵抗R59で構成される定
電圧源をONさせることにより、動作状態とす
る。トランジスタQ53、抵抗R53で構成される定
電流回路の電流値は、トランジスタQ54、抵抗
R54で構成される定電流回路の電流値より小さな
値に選らばれる。抵抗R510、ダイオードD3，D4
で構成される定電圧回路は出力端OUTより加え
られる電流値により制御可能なためトランジスタ
Q53、抵抗R53で構成される定電流回路の電流値
は一定の範囲で制御可能である。かかる構成にお
いてはOUTのレベルがツエナーダイオードのブ
レークダウン電圧以内すなわち通常書込みのとき
はトランジスタQ59〜Q512を含むテスト回路は動
作せずデータ回路２０の出力は通常レベルでトラ
ンジスタQ31，Q32のベースにそのまま与えられ
る。他方テスト書込みのときは端子OUTにツエ
ナーダイオードブレークダウン電圧以上の電圧を
与えてトランジスタQ511を導通させ前述の20に含
まれる定電流回路を切り放しさらにトランジスタ
Q59、抵抗R56で構成される定電流回路をONさせ
ることにより第３図に示されるテストモードに入
る。
次に第５図により本発明の他の実施例について
説明する。本実施例では、テスト回路６０を設け
テストモード時制御端子に所定電圧を加えること
により、ワード線W1，W2を同一レベル（すべて
のワード線電位を選択レベルに）にし、さらに
Wco′あるいはWcl′を第３図ｂに示されるテスト
レベル（LOW側）に設定する。
すなわち制御端子CNTに外部電圧を抵抗R61〜
R64、トランジスタQ61，Q62に構成される回路で
レベルシフトを行つたのちトランジスタQ61，
Q62のエミツタをWco′，Wcl′に加える。さらに制
御端子に加えられた電位をD51，D52によりレベ
ルシフトしたのちW1，W2に加えられる。かくし
て第３図に示されるテストモードとなる。
【図面の簡単な説明】
第１図は一般的な記憶セルとその周辺の回路を
示すブロツク図、第２図ａは通常読取り書込み動
作を説明する波形図、第２図ｂはこの発明のテス
トモード（擬似書込み）時の動作を示す波形図、
第３図は制御信号Wc1，Wc0を得るための一回路
列を示す回路図である。第４図および第５図はそ
れぞれ本発明の他の実施例を示す回路図である。 C11〜C22……記憶セル、１……行選択回路、２
……列選択回路、３……書込み読出し回路、４…
…感知増巾回路。

Claims (1)

    【特許請求の範囲】
  1. １ 行選択回路に接続された複数の行線と列選択
    回路に接続された複数の列線との各交点に複数の
    メモリセルを配置した半導体記憶装置において、
    各列線は第１の列線および第２の列線を対にして
    有し、各メモリセルは負荷抵抗とマルチエミツタ
    トランジスタとの２つの直列回路を交差接続した
    フリツプ・フロツプ回路を有し、一方のマルチエ
    ミツタトランジスタのエミツタ出力端を前記第１
    の列線に接続し、他方のマルチエミツタトランジ
    スタのエミツタ出力端を前記第２の列線に接続
    し、前記第１の列線を第１の電流切換トランジス
    タを介して感知増幅器の一方の入力端に接続し、
    前記第２の列線を第２の電流切換トランジスタを
    介して前記感知増幅器の他方の入力端に接続し、
    前記第１および第２の電流切換トランジスタの各
    ベースに通常使用状態で使用される論理振幅を有
    する第１の書込み電圧を印加して前記メモリセル
    に第１の記憶内容を書込み、しかる後前記第１お
    よび第２の電流切換トランジスタの各ベース電位
    を前記論理振幅より小さくかつ第２の記憶内容に
    応じた論理振幅を有する第２の書込み電圧を印加
    することにより、前記第２の書込き電圧の印加に
    より前記第１の記憶内容から前記第２の記憶内容
    に反転したメモリセルを不良セルとして検出する
    ことを特徴とする半導体記憶装置。
JP14617678A 1978-11-27 1978-11-27 Semiconductor memory unit Granted JPS5589980A (en)

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JP14617678A JPS5589980A (en) 1978-11-27 1978-11-27 Semiconductor memory unit
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