JPH0481905B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパケツト交換方式に関し、特に、パケ
ツト交換ノードにおいて受信中のパケツト全体の
受信を終る前に、後続交換機または受信端末への
該パケツトの送出を開始することを可能とする半
蓄積型パケツト交換方式に関する。

（従来の技術） 従来のパケツト交換におけるパケツトの一構成
例を第５図に示す。本図の構成例では、パケツト
の始まりを示す開始フラグに続いて、パケツトの
ルーチングのための論理チヤンネル番号やパケツ
トの種別を示すコード及び順序番号等を持つヘツ
ダ部、通信を行うユーザ間でやりとりされる情報
部、伝送路上での伝送エラーを検出するためのエ
ラーチエツク符号、そして最後にパケツトの終り
を示す終了フラグが設けられている。

このような構成のポケツトを半蓄積で交換する
場合、パケツト交換ノードでは、パケツトヘツダ
部の受信後そこに含まれた論理チヤンネル番号か
らその出力先の方路及び回線を決定し、該論理チ
ヤネル番号をあらかじめ登録された情報に基づき
出側の論理チヤンル番号に変換した後、該パケツ
トの送信を開始することになる。しかし、エラー
チエツク符号が終了フラグのすぐ前に配置されて
いるため、ヘツダ部内に伝送エラーが発生してい
てもヘツダ部を受信した時点ではそれぞれが検出
されず、例えば論理チヤネル番号が誤つて受信さ
れた場合は、該パケツトが本来の出力先の方路、
回線上ではなく、別の方路、回線上へ送出される
こととなり、結局、本来の着信先ではない端末が
該パケツトを受信することになる。

従来のパケツト交換におけるパケツトの別の構
成例を第６図に示す。本図の構成例では、開始フ
ラグ、ヘツダ部に続いて、ヘツダ部における伝送
エラーを検出するためのエラーチエツク符号が、
また、情報部に続いて情報部における伝送エラー
を検出するためのエラーチエツク符号が設けられ
ている。

このような構成のパケツトを半蓄積で交換する
場合、パケツト交換ノードではパケツトヘツダ部
とヘツダ部エラーチエツク符号を受信した時点
で、ヘツダ部に伝送エラーが無いことを確認した
場合のみ、ヘツダ部に含まれた論理チヤネル番号
からその出力先の方路及び回線を決定し、該論理
チヤネル番号をあらかじめ登録された情報に基づ
き出側の論理チヤネル番号を交換した後、該パケ
ツトの送信を開始することになる。ヘツダ部に伝
送エラーが検出された場合は、パケツト交換ノー
ドでは受信中の該パケツトを廃棄する。

（発明が解決しようとする問題点） このように、第６図のようにパケツトを構成す
ることにより、パケツトを正確に受信すべき端末
に転送することが可能となるが、ヘツダ部と情報
部の間にヘツダ部エラーチエツク符号を入れる必
要があることから、例えばCCITT勧告Ｑ，921に
示されたような国際標準化されたパケツトフオー
マツトが適用できない。従つて、ユーザと網の間
あるいは国際間等の異なる網の間で国際標準化さ
れたパケツトフオーマツトを用いる場合には、加
入者線交換ノードや国際関門局でフオーマツトの
交換を行う必要がある。

本発明の目的は上に述べた問題点を解決し、国
際標準化されたパケツトフオーマツトを用いて、
しかもパケツトをその受信すべき相手先に正確に
転送する半蓄積型パケツト交換を実現することに
ある。

（問題点を解決するための手段） 前記目的を達成するための本発明の特徴は、少
なくとも、ヘツダ部と情報部とエラーチエツク符
号をふくむパケツトを受信し、ヘツダ部に従つて
出方路及び出回線を決定し、後続の交換機又は受
信端末へパケツトを送信するパケツト交換方式に
おいて、前記パケツトの受信および送出順序とし
て、前記ヘツダ部のみのエラーチエツクを行うヘ
ツダ部エラーチエツク符号を先に配置し、次に前
記ヘツダ部を配置し、該ヘツダ部を受信した時点
で該ヘツダ部のエラーチエツクを行い、該ヘツダ
部にエラーがあれば受信中の当該パケツトを廃棄
し、エラーが無ければヘツダ部に従つて出方路、
出回線を決定し、パケツト全体の受信を待たず
に、決定された出方路、出回線に当該パケツトの
送出を開始する半蓄積型パケツト交換方式にあ
る。

（発明の構成および作用） 第１図は本発明の原理を示すパケツトの構成で
ある。本構成では、開始フラグに続いてヘツダ部
の伝送エラーを検出するためのヘツダ部エラーチ
エツク符号が設けられ、その後にヘツダ部、情報
部、全パケツトエラーチエツク符号が続く。全パ
ケツトエラーチエツク符号は、第５図の構成例と
同様、ヘツダ部、情報部の双方を含む部分に対す
して、伝送エラーを検出するためのエラーチエツ
ク符号である。第１図のパケツト構成で、ヘツダ
部、情報部、及び全パケツトエラーチエツク符号
の部分は、国際標準化されたパケツトフオーマツ
トを適用することが可能である。

第１図の構成のパケツトを半蓄積で交換する場
合、パケツト交換ノードではヘツダ部エラーチエ
ツク符号とパケツトヘツダ部を受信した時点で、
ヘツダ部に伝送エラーが無いことを確認した場合
のみ、ヘツダ部に含まれた論理チヤネル番号から
その出力先の方路及び回線を決定し、該論理チヤ
ネル番号をあらかじめ登録された情報に基づき出
側の論理チヤネル番号を交換した後、該パケツト
の送信を開始することになる。ヘツダ部に伝送エ
ラーが検出された場合は、パケツト交換ノードで
は受信中の該パケツトを廃棄する。このように、
第６図の構成例と同様、パケツトを正確にその目
的先に転送することが可能である。

本発明の構成のパケツトを、例えば網内の交換
機間で用い、ユーザと網とのインタフエース網間
において国際標準化された構成のパケツトを用い
る場合、加入者線交換ノードや国際関門局でパケ
ツトフオーマツトの変換を行う必要は無い。ま
た、あるパケツト群に対してはパケツト全体を一
旦受信した後送出し、別のパケツト群に対しては
半蓄積交換を行う場合、本発明の構成のパケツト
を用い、パケツト全体を一旦蓄積すべきパケツト
に対しては、交換ノードの入力部でヘツダ部エラ
ーチエツク符号を徐々することにより、第１図の
構成のパケツトを両方の交換モード（全蓄積モー
ド、半蓄積モード）に共用することができる。

（実施例） 次に本発明の実施例について図面を用いて説明
する。

第２図に本発明による半蓄積型パケツト交換方
式を実現するパケツト交換ノードの一実施例を示
す。第２図において、IC₁，IC₂……IC_oはパケツ
ト交換ノードへの入回線を、HC₁，HC₂……HC_o
はヘツダ部解析回路を、DC₁，DC₂……DC_oはヘ
ツダ部解析回路HC₁，HC₂……HC_oおよび後述の
CPUの両方からのアクセスが可能なでデユアル
ポートメモリを、CPUはパケツトヘツダ部を書
き替えとデユアルポートメモリDM₁，DM₂……
DM_oと後述のデユアルポートメモリDM₁₁，
DM₁₂……DM_nの間のメモリ間のパケツト転送を
制御する中央制御装置を、MBはCPUがDM₁，
DM₂……DM_oおよびDM₁₁，DM₁₂……DM_nをア
クセスするためのメモリバスを、TBLは受信パ
ケツトのヘツダとこれに対応する送出パケツトの
対応及びパケツト転送の要求の有無と出力すべき
出回線番号を記憶しているテーブルを、DM₁₁，
DM₁₂……DM_nはCPU及び後述のパケツト送信制
御回路SC₁，SC₂……SC_nの両方からアクセス可
能はデユアルポートメモリを、SC₁，SC₂……
SC_nはパケツト送信制御回路を、OC₁，OC₂……
OC_nはパケツト交換ノードからの出回線を示す。

本実施例において、入回線、例えばIC₁上を第
１図に示すパケツトが転送されてくると、ヘツダ
部解析回路HC₁でヘツダ部エラーチエツク符号及
びヘツダ部まで受信した時点でヘツダ部に転送エ
ラーがないかどうかチエツクする。もし転送エラ
ーが有る場合には、該パケツトの内容はデユアル
ポートメモリDM₁に書き込まず、パケツトの終
了フラグまで受信した該パケツトの内容を廃棄す
る。もし、ヘツダ部に転送エラーが無い場合に
は、ヘツダ部の内容をデユアルポートメモリ
DM₁に書き込む。

CPUは、デユアルポートメモリDM₁，DM₂…
…DM_oの内容をメモリバスMBを通して周期的に
スキヤンしており、DM₁，DM₂……DM_oにヘツ
ダ部の内容が書き込まれたことを検出すると、こ
の内容をテーブルTBLを参照して出方路、出回
線の番号と出回線上で用いるべきヘツダの値を決
定し、パケツト交換ノードの出回線上で用いるべ
きヘツダに書き替えると同時に、該出回線の番号
と、パケツト転送の要求があることをTBLに記
憶しておく。例えば、DM₁中にヘツダが書き込
まれたことを検出すると、DM₁に対応するテー
ブルTBL中のパケツト転送要求の有・無表示フ
ラグを“有”とし、出力先の出回線番号を記憶し
ておく。

第３図は、メモリバスMB上における中央制御
装置CPUの処理動作を示す。CPUは、ある周期
（サイクル時間）ごとに、デユアルポートメモリ
DM₁，DM₂……DM_oのスキヤンとDM₁，DM₂を
順次読み出し、出力すべき出回線に対応するデユ
アルポートメモリDM₁₁，DM₁₂……DM_nにその
内容を書き込むことをくり返す。

例として、入回線IC₁上を送られてきたパケツ
トが出回線OC₂上へ転送される場合の動作を以下
に述べる。前述のように、ヘツダ解析回路でヘツ
ダ部まで受信され転送誤りが無かつた場合は該ヘ
ツダ部の内容がデユアルポートメモリDM₁中に
書き込まれる。CPUはDM₁〜DM_oの走査時に
DM₁に転送すべきパケツトが書き込まれ始めた
ことを検出し、テーブルTBLの内容に従いヘツ
ダ部を出回線OC₂上で用いるべき値に書き替える
と同時に、TBLにDM₁中に転送すべきパケツト
の内容が存在することと、その出回線がOC₂であ
ることを記憶しておく。走査の周期が終了し、
DM₁から読出し周期になると、CPUはDM₁中に
あるパケツトの内容を１単位分（例えば、８ピツ
ト、読み出しTBLの内容を参照して、これを、
出回線OC₂に対応するデユアルポートメモリ
DM₁₂中に書き込む。入回線IC₁上を送られてくる
パケツトの内容は、ヘツダ解析回路HC₁により順
次DM₁中に書き込まれ、CPUは各サイクル時間
中のDM₁からの読み出し周期に先述の動作をく
り返して、順次パケツトの内容をDM₁₂中に書き
込む。出回線OC₂に対応する送信制御回路SC₂は
DM₁₂中にパケツトの内容が書き込まれると、ヘ
ツダ部まで書き込まれた時点でヘツダ部エラーチ
エツク符号を生成し、ヘツダ部エラーチエツク符
号、ヘツダ部の順に、出回線OC₂上に送出し始め
る。この動作をくり返し、CPUがDM₁からパケ
ツトの内容を読み出したときにパケツトの終了フ
ラグを検出すると、これをDM₁₂に書き込むと同
時に、TBL中に記憶していたDM₁からのパケツ
ト転送要求の有無を示すフラグを“無”に設定す
る。HC₁は、パケツト終了フラグを検出すると、
これをDM₁に書き込んだ後は、次のパケツトの
開始フラグを受信するまではDM₁にアクセスし
ない。同様に、SC₁₂はパケツト終了フラグを送
信し終わると、次にDM₁₂にパケツトヘツダ部が
書き込まれるまではアイドルパタンを出回線OC₂
上に送出する。

上記の例で、パケツトの送信を開始しようとし
たときに出回線CO₂が使用中のときは、受信中の
パケツトの内容は順次DM₁に書き込まれ、OC₂が
空きとなつた時点でDM₁からDM₁₂への転送とパ
ケツトの送出が開始されることになる。

本実施例において、第３図に示したサイクル時
間と、入回線、出回線上での１単位分（例えば８
ピツト）のパケツト内容の転送時間は同じであ
る。

第４図は、パケツトの受信開始からパケツト送
信終了までの本発明によるパケツト交換ノードの
処理の流れを示す。また、第６図には上記実施例
において、各動作を行う装置との対応も示す。

（発明の効果） 以上述べたように、本発明により、国際標準化
されたパケツトのフオーマツトをそのまま用い
て、半蓄積型のパケツト交換を信頼度高く実現す
ることが可能になる。また、半蓄積型と全蓄積型
のパケツト交換通信が混在するような場合にも、
同一フオーマツトのパケツトが適用できることに
なる。

【図面の簡単な説明】

第１図は本発明の原理を示すパケツトの構成で
ある。第２図は本発明の実施例である。第３図
は、第２図の実施例における処理の周期を示す。
第４図は、本発明に基づくパケツト交換ノードに
おける処理の流れである。第５図は、従来のパケ
ツト交換におけるパケツトの一構成例である。第
６図は、従来のパケツト交換におけるパケツトの
別の構成例である。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも、ヘツダ部と情報部とエラーチエ
   ツク符号をふくむパケツトを受信し、ヘツダ部に
   従つて出力路及び出回線を決定し、後続の交換機
   又は受信端末へパケツトを送信するパケツト交換
   方式において、 前記パケツトの受信および送出順序として、前
   記ヘツダ部のみのエラーチエツクを行うヘツダ部
   エラーチエツク符号を先に配置し、次に前記ヘツ
   ダ部を配置し、該ヘツダ部を受信した時点で該ヘ
   ツダ部のエラーチエツクを行い、該ヘツダ部にエ
   ラーがあれば受信中の当該パケツトを廃棄し、エ
   ラーが無ければヘツダ部に従つて出力路、出回線
   を決定し、パケツト全体の受信を待たずに、決定
   された出力路、出回線に当該パケツトの送出を開
   始することを特徴とする半蓄積型パケツト交換方
   式。