JPH0846644A - パケット交換方式 - Google Patents
パケット交換方式Info
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- JPH0846644A JPH0846644A JP18158994A JP18158994A JPH0846644A JP H0846644 A JPH0846644 A JP H0846644A JP 18158994 A JP18158994 A JP 18158994A JP 18158994 A JP18158994 A JP 18158994A JP H0846644 A JPH0846644 A JP H0846644A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/403—Bus networks with centralised control, e.g. polling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
-
- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/34—Flow control; Congestion control ensuring sequence integrity, e.g. using sequence numbers
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- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/35—Flow control; Congestion control by embedding flow control information in regular packets, e.g. piggybacking
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5647—Cell loss
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- H—ELECTRICITY
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 パケットを固定長のセルに分割して送受信す
る際に、受信側にてセルが正常に受信されたか否かを送
信側に迅速に知らせる。 【構成】 ノード00からノードN0に可変長のパケットを
複数の固定長セルに分割して送信する場合に、それぞれ
の固定長セルをバスコントローラ０、ATM セル104 およ
びバスコントローラＮを介してノードN0に送信する。そ
の際に、バスコントローラＮは最終のセルを検出して記
憶しておく。ノードN0はそれぞれのセルに対して受信が
正常に行なわれたか否かを示す受信応答データをハード
制御により生成してバスコントローラＮに返送する。こ
れにより、バスコントローラＮは応答セルをハード制御
により生成して、ATM スイッチ104 およびバスコントロ
ーラ０を介してノード00に返送する。この結果、ノード
00にて受信状態が迅速に把握される。
る際に、受信側にてセルが正常に受信されたか否かを送
信側に迅速に知らせる。 【構成】 ノード00からノードN0に可変長のパケットを
複数の固定長セルに分割して送信する場合に、それぞれ
の固定長セルをバスコントローラ０、ATM セル104 およ
びバスコントローラＮを介してノードN0に送信する。そ
の際に、バスコントローラＮは最終のセルを検出して記
憶しておく。ノードN0はそれぞれのセルに対して受信が
正常に行なわれたか否かを示す受信応答データをハード
制御により生成してバスコントローラＮに返送する。こ
れにより、バスコントローラＮは応答セルをハード制御
により生成して、ATM スイッチ104 およびバスコントロ
ーラ０を介してノード00に返送する。この結果、ノード
00にて受信状態が迅速に把握される。
Description
【０００１】
【産業上の利用分野】本発明は、情報をパケット化して
伝送するパケット交換方式に係り、たとえば公衆通信網
やLAN (Local Area Network)などのパケット交換網に用
いて好適なパケット交換方式に関するものである。
伝送するパケット交換方式に係り、たとえば公衆通信網
やLAN (Local Area Network)などのパケット交換網に用
いて好適なパケット交換方式に関するものである。
【０００２】
【従来の技術】近年、公衆電気通信網は、アナログネッ
トワークからデジタルネットワークへ移行しつつある。
また、企業等においても各種情報機器が接続される私的
ネットワーク(LAN) が普及しつつある。これらデジタル
ネットワークでは、情報を所定長のパケット毎に分割し
て伝送するパケット交換方式が有利に用いられる。
トワークからデジタルネットワークへ移行しつつある。
また、企業等においても各種情報機器が接続される私的
ネットワーク(LAN) が普及しつつある。これらデジタル
ネットワークでは、情報を所定長のパケット毎に分割し
て伝送するパケット交換方式が有利に用いられる。
【０００３】従来、このようなパケット交換方式のパケ
ット交換機には、蓄積交換方式が多く採用されていた。
この交換方式のパケット交換機は、基本的には回線から
ビットシリアルに到着するパケットデータをバイト単位
に組み上げて、メモリに格納した後に、宛先情報である
パケットヘッダを解読して、目的の回線に送出する。網
内にて、このようにパケットの蓄積、転送を繰り返して
受信端末に送信する。この場合、パケットは国際電気通
信諮問委員会(CCITT) 勧告X.25の規定に基づいた最大4k
バイトの可変長のパケットであり、このパケット形態に
て網内を転送していた。また、この蓄積交換方式では、
蓄積、転送処理をそれぞれのパケット交換機に備えた制
御プロセッサのプログラム制御により行なっていた。
ット交換機には、蓄積交換方式が多く採用されていた。
この交換方式のパケット交換機は、基本的には回線から
ビットシリアルに到着するパケットデータをバイト単位
に組み上げて、メモリに格納した後に、宛先情報である
パケットヘッダを解読して、目的の回線に送出する。網
内にて、このようにパケットの蓄積、転送を繰り返して
受信端末に送信する。この場合、パケットは国際電気通
信諮問委員会(CCITT) 勧告X.25の規定に基づいた最大4k
バイトの可変長のパケットであり、このパケット形態に
て網内を転送していた。また、この蓄積交換方式では、
蓄積、転送処理をそれぞれのパケット交換機に備えた制
御プロセッサのプログラム制御により行なっていた。
【０００４】具体的には、回線からのパケットデータは
フラグシーケンス(F) に包まれてビットシリアルにパケ
ット交換機へ入力される。このシリアルデータは、制御
プロセッサのプログラム制御によってキャラクタに組み
上げられてダイレクトメモリアクセス(DMA) 方式により
直接メモリに格納される。同時に、制御プロセッサのプ
ログラム制御によって、X.25のレイヤ２のプロトコル処
理が行なわれてパケット毎の誤り制御が行なわれる。次
に、制御プロセッサは、それぞれのパケットのヘッダの
宛先を示す番号、パケットの順番を示す番号を解析し
て、送出先やパケット種別を判別する。このパケット
は、その制御情報によって網内を転送され、相手端末の
収容されているパケット交換機へ転送される。パケット
網内が輻輳している場合は、各中継交換機で輻輳のない
交換機へ迂回され、着信の交換機へ到着する。パケット
の迂回や再送訂正のためパケットの到着順序が逆転する
場合があるため、着信の交換機の制御プロセッサは、各
パケットのヘッダに付与されている順序番号に従ってパ
ケットを並べ替え（順序制御）、相手端末に対して順序
のそろったパケットを転送する。このように、従来のパ
ケット交換機は、そのパケット処理を主に制御プロセッ
サのプログラム制御により行なっていた。
フラグシーケンス(F) に包まれてビットシリアルにパケ
ット交換機へ入力される。このシリアルデータは、制御
プロセッサのプログラム制御によってキャラクタに組み
上げられてダイレクトメモリアクセス(DMA) 方式により
直接メモリに格納される。同時に、制御プロセッサのプ
ログラム制御によって、X.25のレイヤ２のプロトコル処
理が行なわれてパケット毎の誤り制御が行なわれる。次
に、制御プロセッサは、それぞれのパケットのヘッダの
宛先を示す番号、パケットの順番を示す番号を解析し
て、送出先やパケット種別を判別する。このパケット
は、その制御情報によって網内を転送され、相手端末の
収容されているパケット交換機へ転送される。パケット
網内が輻輳している場合は、各中継交換機で輻輳のない
交換機へ迂回され、着信の交換機へ到着する。パケット
の迂回や再送訂正のためパケットの到着順序が逆転する
場合があるため、着信の交換機の制御プロセッサは、各
パケットのヘッダに付与されている順序番号に従ってパ
ケットを並べ替え（順序制御）、相手端末に対して順序
のそろったパケットを転送する。このように、従来のパ
ケット交換機は、そのパケット処理を主に制御プロセッ
サのプログラム制御により行なっていた。
【０００５】
【発明が解決しようとする課題】ところで、最近では公
衆網、地域網、構内網を含む広帯域ネットワーク(B-ISD
N)の開発、研究が進められており、このネットワークに
適合した交換方式として非同期転送モード(ATM) 交換方
式が注目されてきた。このATM 交換方式は、従来のパケ
ットよりもさらに短いデータ長で、かつ固定長のフレー
ム、いわゆるセル単位にて情報をパケット化して、これ
らを高速なスイッチングによって転送していくものであ
る。これは既存の回線交換モードにも統合可能なパケッ
トモード技術である。
衆網、地域網、構内網を含む広帯域ネットワーク(B-ISD
N)の開発、研究が進められており、このネットワークに
適合した交換方式として非同期転送モード(ATM) 交換方
式が注目されてきた。このATM 交換方式は、従来のパケ
ットよりもさらに短いデータ長で、かつ固定長のフレー
ム、いわゆるセル単位にて情報をパケット化して、これ
らを高速なスイッチングによって転送していくものであ
る。これは既存の回線交換モードにも統合可能なパケッ
トモード技術である。
【０００６】しかしながら、上述した従来のパケット交
換方式では、パケットの入出力処理を制御プロセッサに
よるプログラム制御によって行なっていたので、プロセ
ッサの命令速度とメモリのアクセス競合によってパケッ
ト処理能力を大きくできないという欠点があった。した
がって、パケット交換機をATM 網等の高速スイッチング
網に接続する場合、従来のパケット交換機での遅延時間
が大きく、ATM 交換方式の利点が生かされなくなるとい
う欠点があった。また、音声、データ、画像等の信号を
統合して交換する統合パケット交換機においては、超高
速処理装置および超高速メモリを使用しない限り処理不
可能であるという問題があった。
換方式では、パケットの入出力処理を制御プロセッサに
よるプログラム制御によって行なっていたので、プロセ
ッサの命令速度とメモリのアクセス競合によってパケッ
ト処理能力を大きくできないという欠点があった。した
がって、パケット交換機をATM 網等の高速スイッチング
網に接続する場合、従来のパケット交換機での遅延時間
が大きく、ATM 交換方式の利点が生かされなくなるとい
う欠点があった。また、音声、データ、画像等の信号を
統合して交換する統合パケット交換機においては、超高
速処理装置および超高速メモリを使用しない限り処理不
可能であるという問題があった。
【０００７】そこで、本出願人は特願平03-052970 およ
び特願平03-211342 において、ATM交換網にも接続可能
な実時間性に優れたパケット交換方式として、CCITT 勧
告X.25のパケットをさらに固定長のフレームいわゆるセ
ルに分割して、これら固定長セル単位にてハードウェア
処理によって高速にスイッチングして送受信する、プロ
グラム制御にほとんど依存しない高速なパケット交換方
式を提案した。
び特願平03-211342 において、ATM交換網にも接続可能
な実時間性に優れたパケット交換方式として、CCITT 勧
告X.25のパケットをさらに固定長のフレームいわゆるセ
ルに分割して、これら固定長セル単位にてハードウェア
処理によって高速にスイッチングして送受信する、プロ
グラム制御にほとんど依存しない高速なパケット交換方
式を提案した。
【０００８】しかし、このようなパケット交換方式にお
いては、固定長セルが正常に受信完了しなかった場合
に、送信側に情報の再送要求を行なう際に、上述した従
来のプログラム制御のようなプロセッサ制御により再送
要求を送る方式を採用すると、その再送要求に時間がか
かり、他の高速な送受信処理に悪影響が生じるという問
題があった。したがって、パケットをさらに固定長セル
に分割して送受信する場合におけるパケット再送制御に
さらに工夫が必要であった。
いては、固定長セルが正常に受信完了しなかった場合
に、送信側に情報の再送要求を行なう際に、上述した従
来のプログラム制御のようなプロセッサ制御により再送
要求を送る方式を採用すると、その再送要求に時間がか
かり、他の高速な送受信処理に悪影響が生じるという問
題があった。したがって、パケットをさらに固定長セル
に分割して送受信する場合におけるパケット再送制御に
さらに工夫が必要であった。
【０００９】本発明は上記課題を解消して、ハードウェ
アにて可変長のパケットを固定長セルに分割して送受信
する際に、その再送要求を確実かつ迅速に行なうことが
できるパケット交換方式をを提供することを目的とす
る。
アにて可変長のパケットを固定長セルに分割して送受信
する際に、その再送要求を確実かつ迅速に行なうことが
できるパケット交換方式をを提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明によるパケット交
換方式は上述の課題を解決するために、送信側ノードに
て可変長の送信情報を固定長に区切り、それぞれに宛先
符号、発信元符号および順序符号を含むヘッダを付加し
て固定長セルを形成し、これら固定長セルを回線を制御
する通信制御装置を介して受信側ノードに送信し、受信
側ノードにてこれら受信した固定長セルから元の形態の
送信情報を再生するパケット交換方式において、送信側
ノードからの複数の固定長セルを順次受信側ノードに送
信する際に、通信制御装置にて、そのヘッダの順序符号
を検出して、これら順序符号に基づいて送信情報を固定
長に分割した際の最終のセルを表わす固定長セルを検出
した際にその最終セルを通信制御装置にて取り込んで記
憶しておき、受信側ノードにて、通信制御装置を介して
固定長セルを受信した際に、固定長セルのそれぞれに対
して、そのセルの受信がこのノードにて正常に終了した
か否かを示す受信応答データを生成し、これら生成した
受信応答データをそれぞれの固定長セルの受信毎に回線
を介して通信制御装置に返送し、さらに、受信ノードか
ら受信応答データを受けた通信制御装置にて、それぞれ
の受信応答データを順次蓄積して、最終セルに対する受
信応答データを受けた際に、これら蓄積した受信応答デ
ータの内容およびあらかじめ記憶した最終セルに基づい
て受信側ノードでの固定長セルの受信状態を表わす応答
セルを形成して送信側ノードに送出し、応答セルを受信
した送信側ノードにて、応答セルに含まれる受信側ノー
ドでの受信状態をデータを記憶するメモリに書き込んだ
後に、受信側ノードにおける受信が正常に終了したか否
かを制御プロセッサに通知することを特徴とする。
換方式は上述の課題を解決するために、送信側ノードに
て可変長の送信情報を固定長に区切り、それぞれに宛先
符号、発信元符号および順序符号を含むヘッダを付加し
て固定長セルを形成し、これら固定長セルを回線を制御
する通信制御装置を介して受信側ノードに送信し、受信
側ノードにてこれら受信した固定長セルから元の形態の
送信情報を再生するパケット交換方式において、送信側
ノードからの複数の固定長セルを順次受信側ノードに送
信する際に、通信制御装置にて、そのヘッダの順序符号
を検出して、これら順序符号に基づいて送信情報を固定
長に分割した際の最終のセルを表わす固定長セルを検出
した際にその最終セルを通信制御装置にて取り込んで記
憶しておき、受信側ノードにて、通信制御装置を介して
固定長セルを受信した際に、固定長セルのそれぞれに対
して、そのセルの受信がこのノードにて正常に終了した
か否かを示す受信応答データを生成し、これら生成した
受信応答データをそれぞれの固定長セルの受信毎に回線
を介して通信制御装置に返送し、さらに、受信ノードか
ら受信応答データを受けた通信制御装置にて、それぞれ
の受信応答データを順次蓄積して、最終セルに対する受
信応答データを受けた際に、これら蓄積した受信応答デ
ータの内容およびあらかじめ記憶した最終セルに基づい
て受信側ノードでの固定長セルの受信状態を表わす応答
セルを形成して送信側ノードに送出し、応答セルを受信
した送信側ノードにて、応答セルに含まれる受信側ノー
ドでの受信状態をデータを記憶するメモリに書き込んだ
後に、受信側ノードにおける受信が正常に終了したか否
かを制御プロセッサに通知することを特徴とする。
【００１１】この場合、通信制御装置は、応答セルを送
信側ノードへ送出する際に、応答セルと送信側ノードか
らの送信セルとが衝突しないように配下に接続されてい
るすべてのノードの送信権獲得要求を拒否するようにす
るとよい。
信側ノードへ送出する際に、応答セルと送信側ノードか
らの送信セルとが衝突しないように配下に接続されてい
るすべてのノードの送信権獲得要求を拒否するようにす
るとよい。
【００１２】また、受信側ノードにて最終の固定長セル
を受信する前に、その先頭または途中の固定長セルを受
信した場合に受信エラーを検出した際に、受信側ノード
はエラー検出した固定長セル以降の固定長セルを廃棄し
て、それぞれの廃棄した固定長セルのそれぞれに対する
廃棄用の受信応答データを生成して通信制御装置に送出
するとよい。
を受信する前に、その先頭または途中の固定長セルを受
信した場合に受信エラーを検出した際に、受信側ノード
はエラー検出した固定長セル以降の固定長セルを廃棄し
て、それぞれの廃棄した固定長セルのそれぞれに対する
廃棄用の受信応答データを生成して通信制御装置に送出
するとよい。
【００１３】さらに通信制御装置は、廃棄用の受信応答
データを受信ノードから受信した場合を除き、受信側ノ
ードからの受信応答データを順次更新して記憶するとよ
い。
データを受信ノードから受信した場合を除き、受信側ノ
ードからの受信応答データを順次更新して記憶するとよ
い。
【００１４】また、送信側ノードは、固定長セルを送信
する場合に、その最終の固定長セルを送出した際に所定
の時間を計時するタイマ回路をスタートさせて、前記通
信制御装置から応答セルを受信したときにその計時を止
めて送信完了し、その際に、計時開始後、応答セルを一
定時間内に受信しなかった場合には応答タイムアウトを
発生させて、その状態をメモリに書き込み、固定長セル
の送信が正常に終了していないことを制御プロセッサに
通知するとよい。
する場合に、その最終の固定長セルを送出した際に所定
の時間を計時するタイマ回路をスタートさせて、前記通
信制御装置から応答セルを受信したときにその計時を止
めて送信完了し、その際に、計時開始後、応答セルを一
定時間内に受信しなかった場合には応答タイムアウトを
発生させて、その状態をメモリに書き込み、固定長セル
の送信が正常に終了していないことを制御プロセッサに
通知するとよい。
【００１５】さらに、通信制御装置は、送信側ノードか
ら送出された固定長セルを回線を介して受けたときに、
この装置にてそれぞれの固定長セルを正常に検出したか
否かを示す送信応答データを生成し、これら送信応答デ
ータをそれぞれの固定長セルの検出毎に送信側ノードに
返送し、送信応答データを受けた送信側ノードでは、送
信応答データに通信制御装置が検出した異常が示されて
いた場合に、異常の内容をメモリに書き込み、その内容
を制御プロセッサに通知するとよい。
ら送出された固定長セルを回線を介して受けたときに、
この装置にてそれぞれの固定長セルを正常に検出したか
否かを示す送信応答データを生成し、これら送信応答デ
ータをそれぞれの固定長セルの検出毎に送信側ノードに
返送し、送信応答データを受けた送信側ノードでは、送
信応答データに通信制御装置が検出した異常が示されて
いた場合に、異常の内容をメモリに書き込み、その内容
を制御プロセッサに通知するとよい。
【００１６】一方、本発明によるパケット交換システム
は、複数のノードが通信制御装置にて制御される回線に
接続されて、それぞれのノード間にて通信制御装置を介
してパケット通信を行なうパケット交換システムにおい
て、ノードのそれぞれに、送信処理および受信処理をそ
れぞれ制御する制御プロセッサと、送信するデータおよ
び受信したデータを記憶するデータメモリと、データメ
モリから送信するデータを読み出し、その可変長の送信
データを固定長に区切り、それぞれに宛先符号、発信元
符号および順序符号を含んだヘッダを付加して固定長セ
ルを形成して送信するパケット送信手段と、これら固定
長セルを受信した際にハード的にラッチして元の形態の
情報に再生してデータメモリに書き込むパケット受信手
段と、パケット受信手段にて固定長セルを受信した際に
その受信が正常に終了したか否かを示す受信応答データ
を生成して送出する受信応答データ送出手段とを設け、
通信制御装置に、送信側ノードから送信している固定長
セルのうち最終セルを検出して記憶する最終セル記憶手
段と、受信側ノードの受信応答データ生成手段から送出
された受信応答データを受けて記憶する受信応答データ
記憶手段と、受信応答データ記憶手段および最終セル記
憶手段に記憶したデータに基づいて受信応答データの内
容を含む応答セルを生成して送出する応答セル送出手段
とを設け、それぞれのノードのパケット受信手段は、パ
ケット送信手段にて固定長セルを送信した後に通信制御
装置からの応答セルを受信して、その応答セルに含まれ
る受信側ノードでの受信状態をデータメモリに書き込
み、固定長セルの送信が正常に終了したか否かを制御プ
ロセッサに通知することを特徴とする。
は、複数のノードが通信制御装置にて制御される回線に
接続されて、それぞれのノード間にて通信制御装置を介
してパケット通信を行なうパケット交換システムにおい
て、ノードのそれぞれに、送信処理および受信処理をそ
れぞれ制御する制御プロセッサと、送信するデータおよ
び受信したデータを記憶するデータメモリと、データメ
モリから送信するデータを読み出し、その可変長の送信
データを固定長に区切り、それぞれに宛先符号、発信元
符号および順序符号を含んだヘッダを付加して固定長セ
ルを形成して送信するパケット送信手段と、これら固定
長セルを受信した際にハード的にラッチして元の形態の
情報に再生してデータメモリに書き込むパケット受信手
段と、パケット受信手段にて固定長セルを受信した際に
その受信が正常に終了したか否かを示す受信応答データ
を生成して送出する受信応答データ送出手段とを設け、
通信制御装置に、送信側ノードから送信している固定長
セルのうち最終セルを検出して記憶する最終セル記憶手
段と、受信側ノードの受信応答データ生成手段から送出
された受信応答データを受けて記憶する受信応答データ
記憶手段と、受信応答データ記憶手段および最終セル記
憶手段に記憶したデータに基づいて受信応答データの内
容を含む応答セルを生成して送出する応答セル送出手段
とを設け、それぞれのノードのパケット受信手段は、パ
ケット送信手段にて固定長セルを送信した後に通信制御
装置からの応答セルを受信して、その応答セルに含まれ
る受信側ノードでの受信状態をデータメモリに書き込
み、固定長セルの送信が正常に終了したか否かを制御プ
ロセッサに通知することを特徴とする。
【００１７】この場合、通信制御装置は、応答セルを送
信側ノードへ送出する際に、応答セルと送信側ノードか
らの送信セルとが衝突しないように配下に接続されてい
るすべてのノードの送信権獲得要求を拒否する回線制御
手段を有するとよい。
信側ノードへ送出する際に、応答セルと送信側ノードか
らの送信セルとが衝突しないように配下に接続されてい
るすべてのノードの送信権獲得要求を拒否する回線制御
手段を有するとよい。
【００１８】また、それぞれのノードのパケット受信手
段は、最終の固定長セルを受信する前に、その先頭また
は途中の固定長セルを受信した際に受信エラーを検出し
た場合、エラー検出した固定長セル以降の固定長セルを
廃棄し、受信応答データ送出手段は、パケット受信手段
にて固定長セルを廃棄した際に、それぞれの廃棄した固
定長セルに対する廃棄用の受信応答データを生成して通
信制御装置に送出するとよい。
段は、最終の固定長セルを受信する前に、その先頭また
は途中の固定長セルを受信した際に受信エラーを検出し
た場合、エラー検出した固定長セル以降の固定長セルを
廃棄し、受信応答データ送出手段は、パケット受信手段
にて固定長セルを廃棄した際に、それぞれの廃棄した固
定長セルに対する廃棄用の受信応答データを生成して通
信制御装置に送出するとよい。
【００１９】さらに、送信ノードは、パケット送信手段
にて送信する際に、最終の固定長セルを送出したときに
応答タイマ回路をスタートさせ、応答セルを受信したと
きに応答タイマ回路を止めて送信を完了し、その際に、
応答タイマスタート後、応答セルを一定時間内に受信し
なかった場合に応答タイムアウトを発生させ、応答タイ
ムアウトの送信ステータスをデータメモリ書き込むとよ
い。
にて送信する際に、最終の固定長セルを送出したときに
応答タイマ回路をスタートさせ、応答セルを受信したと
きに応答タイマ回路を止めて送信を完了し、その際に、
応答タイマスタート後、応答セルを一定時間内に受信し
なかった場合に応答タイムアウトを発生させ、応答タイ
ムアウトの送信ステータスをデータメモリ書き込むとよ
い。
【００２０】また、本発明によるパケット交換システム
は、さらに通信制御装置に、送信側ノードから送出され
た固定長セルを回線を介して受けたときに、この装置に
てそれぞれの固定長セルを正常に検出したか否かを示す
送信応答データを生成し、その送信応答データをそれぞ
れの固定長セルの検出毎に送信側ノードに返送する送信
応答データ送出手段を含み、それぞれのノードに、通信
制御装置からの送信応答データを受けてその内容をデー
タメモリに書き込み、固定長パケットが正常に送信され
ているか否かを制御プロセッサに通知する送信応答デー
タ受信手段を含むことを特徴とする。
は、さらに通信制御装置に、送信側ノードから送出され
た固定長セルを回線を介して受けたときに、この装置に
てそれぞれの固定長セルを正常に検出したか否かを示す
送信応答データを生成し、その送信応答データをそれぞ
れの固定長セルの検出毎に送信側ノードに返送する送信
応答データ送出手段を含み、それぞれのノードに、通信
制御装置からの送信応答データを受けてその内容をデー
タメモリに書き込み、固定長パケットが正常に送信され
ているか否かを制御プロセッサに通知する送信応答デー
タ受信手段を含むことを特徴とする。
【００２１】
【作用】本発明のパケット交換方式によれば、送信ノー
ドにて可変長のパケットを固定長セルに分割して送信す
ると、それぞれの固定長セルは、順次、通信制御装置を
介して受信ノードに送られる。この際に、通信制御装置
は、その最終セルを検出すると、これをラッチして記憶
する。受信側ノードでは、固定長セルを順次、受信する
と、それぞれの固定長セル毎にそれらの受信がそれぞれ
正常に行なわれたか否かを示す受信応答データを順次、
生成して通信制御装置に返送する。これにより、通信制
御装置はそれぞれの受信応答データを受けると、これら
のデータと記憶している最終セルとを含む応答セルを生
成して送信側ノードに送る。この結果、送信側ノードに
て応答セルを受けてその内容をメモリに書き込み、その
内容を制御プロセッサに通知することにより、送信が正
常に行なわれたか否かが認識され、正常に送信が行なわ
れていない送信情報があると、再送処理を開始する。
ドにて可変長のパケットを固定長セルに分割して送信す
ると、それぞれの固定長セルは、順次、通信制御装置を
介して受信ノードに送られる。この際に、通信制御装置
は、その最終セルを検出すると、これをラッチして記憶
する。受信側ノードでは、固定長セルを順次、受信する
と、それぞれの固定長セル毎にそれらの受信がそれぞれ
正常に行なわれたか否かを示す受信応答データを順次、
生成して通信制御装置に返送する。これにより、通信制
御装置はそれぞれの受信応答データを受けると、これら
のデータと記憶している最終セルとを含む応答セルを生
成して送信側ノードに送る。この結果、送信側ノードに
て応答セルを受けてその内容をメモリに書き込み、その
内容を制御プロセッサに通知することにより、送信が正
常に行なわれたか否かが認識され、正常に送信が行なわ
れていない送信情報があると、再送処理を開始する。
【００２２】
【実施例】次に、添付図面を参照して本発明によるパケ
ット交換方式の実施例を詳細に説明する。図１には、本
発明によるパケット交換方式が適用されるパケット交換
システムの一実施例が示されている。この図において、
本実施例によるパケット交換システムは、バスコントロ
ーラ（０〜Ｎ）101 〜103 にてそれぞれ制御されたバス
10〜1Nに、複数のノード(00 〜Nn)100〜102 がそれぞれ
接続され、さらに、それぞれのバスコントローラ100 〜
103 がパケットを非同期転送モード方式にスイッチング
するNxN のATM スイッチ104 に接続されて形成されてい
る。特に、本実施例では、それぞれのノード100,102 に
て可変長の情報をハードウェア制御により固定長のデー
タ、いわゆるセルに分割して順次送信し、これら固定長
セルを受けたそれぞれのノード100,102 にてハードウェ
ア制御により元の形態の情報に再生する。
ット交換方式の実施例を詳細に説明する。図１には、本
発明によるパケット交換方式が適用されるパケット交換
システムの一実施例が示されている。この図において、
本実施例によるパケット交換システムは、バスコントロ
ーラ（０〜Ｎ）101 〜103 にてそれぞれ制御されたバス
10〜1Nに、複数のノード(00 〜Nn)100〜102 がそれぞれ
接続され、さらに、それぞれのバスコントローラ100 〜
103 がパケットを非同期転送モード方式にスイッチング
するNxN のATM スイッチ104 に接続されて形成されてい
る。特に、本実施例では、それぞれのノード100,102 に
て可変長の情報をハードウェア制御により固定長のデー
タ、いわゆるセルに分割して順次送信し、これら固定長
セルを受けたそれぞれのノード100,102 にてハードウェ
ア制御により元の形態の情報に再生する。
【００２３】本実施例における固定長セルは、図２に示
すように、セルヘッダ207 と、データ部(DATA)205 と、
フレームチェックシーケンス(FCS)206とを含む。セルヘ
ッダ207 は、セル識別子(C)200と、送信元ノードアドレ
ス(SA)201 と、受信元ノードアドレス(RA)202 と、モア
ビット(M) 203 と、シーケンス番号(SEQ) 204 とを含
む。セル識別子200 は、送信セルまたは受信セルの場合
はその内容が"1" であり後述する応答セルと区別する。
送信元ノードアドレス201 は、送信元ノードの番号00〜
Nnが付される。同様に、受信元ノードアドレス202 は、
宛先となる受信ノードの番号00〜Nnが付される。モアビ
ット(M) 203 は、パケットを複数セルに分割して送受信
する際に、そのセルが先頭セルのときは"01"であり、途
中セルのときは"00"であり、最終セルのときは"11"であ
る識別符号が付される。シーケンス番号(SEQ) 204 は、
パケットを複数セルに分割して送信する際に、送信順序
に従って付与される番号である。送受信データ205 は、
パケットを複数に分割した際のセルのペイロード部分で
ある。フレームチェックシーケンス 206は、セルヘッダ
207 と送受信データ205 の各ビットを、たとえば、巡回
符号(CRC) などにより演算し、その結果のチェックビッ
トが納められている。
すように、セルヘッダ207 と、データ部(DATA)205 と、
フレームチェックシーケンス(FCS)206とを含む。セルヘ
ッダ207 は、セル識別子(C)200と、送信元ノードアドレ
ス(SA)201 と、受信元ノードアドレス(RA)202 と、モア
ビット(M) 203 と、シーケンス番号(SEQ) 204 とを含
む。セル識別子200 は、送信セルまたは受信セルの場合
はその内容が"1" であり後述する応答セルと区別する。
送信元ノードアドレス201 は、送信元ノードの番号00〜
Nnが付される。同様に、受信元ノードアドレス202 は、
宛先となる受信ノードの番号00〜Nnが付される。モアビ
ット(M) 203 は、パケットを複数セルに分割して送受信
する際に、そのセルが先頭セルのときは"01"であり、途
中セルのときは"00"であり、最終セルのときは"11"であ
る識別符号が付される。シーケンス番号(SEQ) 204 は、
パケットを複数セルに分割して送信する際に、送信順序
に従って付与される番号である。送受信データ205 は、
パケットを複数に分割した際のセルのペイロード部分で
ある。フレームチェックシーケンス 206は、セルヘッダ
207 と送受信データ205 の各ビットを、たとえば、巡回
符号(CRC) などにより演算し、その結果のチェックビッ
トが納められている。
【００２４】本実施例におけるパケット交換システムの
各部の詳細を説明すると、バス10〜1Nは、それぞれのノ
ード100,102 からバスコントローラ101,103 方向に送信
要求信号を送る送信要求線105 と、バスコントローラ10
1,103 からノード100,102 方向に送信要求応答信号を送
る送信要求応答線106 と、ノード100,102 からバスコン
トローラ101,103 方向に固定長セルを送る送信バス107
と、バスコントローラ101,103 からノード100,102 方向
に固定長セルを送る受信バス108 と、それぞれの信号を
送るタイミングにてバスを制御するイネーブル信号が供
給されるバス制御信号線109 とを含む。送信要求信号
は、たとえば、図５に示すように、優先順位を表わすプ
ライオリティカウンタ(PRI) 500 と、送信要求を発する
ノードの番号を示すノード番号(NODE)501 とを含む送信
要求データ(SRQD)502 により形成されている。同様に、
送信要求応答信号は、図６に示すようにプライオリティ
カウンタ(PRI)503と、ノード番号(NODE)504 と、要求拒
否ビット(REJ) 505 とを含む送信要求応答データ(SRRD)
506 により形成されている。
各部の詳細を説明すると、バス10〜1Nは、それぞれのノ
ード100,102 からバスコントローラ101,103 方向に送信
要求信号を送る送信要求線105 と、バスコントローラ10
1,103 からノード100,102 方向に送信要求応答信号を送
る送信要求応答線106 と、ノード100,102 からバスコン
トローラ101,103 方向に固定長セルを送る送信バス107
と、バスコントローラ101,103 からノード100,102 方向
に固定長セルを送る受信バス108 と、それぞれの信号を
送るタイミングにてバスを制御するイネーブル信号が供
給されるバス制御信号線109 とを含む。送信要求信号
は、たとえば、図５に示すように、優先順位を表わすプ
ライオリティカウンタ(PRI) 500 と、送信要求を発する
ノードの番号を示すノード番号(NODE)501 とを含む送信
要求データ(SRQD)502 により形成されている。同様に、
送信要求応答信号は、図６に示すようにプライオリティ
カウンタ(PRI)503と、ノード番号(NODE)504 と、要求拒
否ビット(REJ) 505 とを含む送信要求応答データ(SRRD)
506 により形成されている。
【００２５】ノード100,102 は、固定長セルを可変長の
情報から生成して、これらを順次送信バス109 に送信す
るパケット送信回路およびその固定長セルを受信バス10
8 から受信するパケット受信回路とを含み、図示しない
パケット端末装置またはパケット回線などに接続され
て、これらから可変長のパケットを受けて固定長セルを
生成する。
情報から生成して、これらを順次送信バス109 に送信す
るパケット送信回路およびその固定長セルを受信バス10
8 から受信するパケット受信回路とを含み、図示しない
パケット端末装置またはパケット回線などに接続され
て、これらから可変長のパケットを受けて固定長セルを
生成する。
【００２６】詳しくは本実施例におけるそれぞれのノー
ド100,102 は、図７に示すように、パケット組立回路70
1 と、受信応答データ(RFR) 作成回路702 と、パケット
分割回路703 と、送信権獲得回路704 と、プロセッサイ
ンタフェース回路705 と、制御プロセッサ706 と、デー
タメモリ(DM)インタフェース回路707 と、データメモリ
(DM)708 とを有する。パケット組立回路701 は、受信バ
ス108 から受信セルを受けて、データメモリインタフェ
ース回路707 を介してデータメモリ708 上の受信バッフ
ァに書き込むパケット受信回路であり、たとえば、特願
平3-211342に開示されたパケット受信装置などが適用さ
れる。このパケット受信装置は、受信した固定長セルか
らヘッダとデータとを分離し、データをデータメモリ70
8 に蓄積する際に、ヘッダから複数の情報をラッチし
て、これらラッチした内容からハード的に再生情報を生
成して元の形態のパケットをデータメモリ708 上にて生
成するハードウェア制御の受信回路である。本実施例で
は、特に、図９に示すように正常に受信が終了したか否
かを"0" または"1" のビットとして保持する第１の保持
回路H1と、受信バッファビジービットを第１の保持回路
H1と同様に立てる第２の保持回路H2と、シーケンスエラ
ーの検出結果を保持する第３の保持回路H3と、フレーム
シーケンスチェックの演算結果を保持する第４の保持回
路H4とを有し、それぞれの固定長セルの受信を検出する
パケット受信完了検出回路K1の検出結果とともに、それ
ぞれの保持内容を受信応答データ送出回路702 に供給す
る。
ド100,102 は、図７に示すように、パケット組立回路70
1 と、受信応答データ(RFR) 作成回路702 と、パケット
分割回路703 と、送信権獲得回路704 と、プロセッサイ
ンタフェース回路705 と、制御プロセッサ706 と、デー
タメモリ(DM)インタフェース回路707 と、データメモリ
(DM)708 とを有する。パケット組立回路701 は、受信バ
ス108 から受信セルを受けて、データメモリインタフェ
ース回路707 を介してデータメモリ708 上の受信バッフ
ァに書き込むパケット受信回路であり、たとえば、特願
平3-211342に開示されたパケット受信装置などが適用さ
れる。このパケット受信装置は、受信した固定長セルか
らヘッダとデータとを分離し、データをデータメモリ70
8 に蓄積する際に、ヘッダから複数の情報をラッチし
て、これらラッチした内容からハード的に再生情報を生
成して元の形態のパケットをデータメモリ708 上にて生
成するハードウェア制御の受信回路である。本実施例で
は、特に、図９に示すように正常に受信が終了したか否
かを"0" または"1" のビットとして保持する第１の保持
回路H1と、受信バッファビジービットを第１の保持回路
H1と同様に立てる第２の保持回路H2と、シーケンスエラ
ーの検出結果を保持する第３の保持回路H3と、フレーム
シーケンスチェックの演算結果を保持する第４の保持回
路H4とを有し、それぞれの固定長セルの受信を検出する
パケット受信完了検出回路K1の検出結果とともに、それ
ぞれの保持内容を受信応答データ送出回路702 に供給す
る。
【００２７】受信応答データ作成回路702 は、パケット
組立回路701 からの受信結果の情報を受けて、それぞれ
の固定長セルが正常に受信されたか否かを表わす受信応
答データ(RFR) を作成して送信バス109 へ送出する受信
応答データ送出回路であり、特に、本実施例では図９に
示すように複数のセレクタS1〜S4と、複数のスイッチン
グゲートG1〜G4にて形成され、ハードウェアのみにて受
信応答データRFR を生成する。つまり、セレクタS1〜S4
の一方の入力に、パケット組立回路701 のそれぞれの保
持回路H1〜H4の出力が接続され、セレクタS1〜S4の出力
がスイッチングゲートG1〜G4を介して送信バス109 の対
応するビット線に接続されている。セレクタS1〜S4の他
方の入力は、先頭または途中セルを受信した場合に受信
エラーを検出し、受信エラーを検出したセル以降のセル
に対する廃棄用の受信応答データ（全ビット共"1" ）を
作成するためのものであり、受信完了検出回路K1にてそ
れぞれのセルの受信が正常に完了したことを検出した際
に、それぞれの保持回路H1〜H4からの出力を選択して、
送出タイミング信号T1にてそれぞれのスイチッングゲー
トG1〜G4がオンとなって受信応答データが送信バス109
に出力される。この結果の受信応答データは、図３に示
すように、正常受信(RCV) ビット301 と、受信バッファ
ビジー(BSY) ビット302 と、シーケンスエラー(SEQ) ビ
ット303 と、フレームシーケンスチェックエラー(FCS)
ビット304 とを含む構成となる。
組立回路701 からの受信結果の情報を受けて、それぞれ
の固定長セルが正常に受信されたか否かを表わす受信応
答データ(RFR) を作成して送信バス109 へ送出する受信
応答データ送出回路であり、特に、本実施例では図９に
示すように複数のセレクタS1〜S4と、複数のスイッチン
グゲートG1〜G4にて形成され、ハードウェアのみにて受
信応答データRFR を生成する。つまり、セレクタS1〜S4
の一方の入力に、パケット組立回路701 のそれぞれの保
持回路H1〜H4の出力が接続され、セレクタS1〜S4の出力
がスイッチングゲートG1〜G4を介して送信バス109 の対
応するビット線に接続されている。セレクタS1〜S4の他
方の入力は、先頭または途中セルを受信した場合に受信
エラーを検出し、受信エラーを検出したセル以降のセル
に対する廃棄用の受信応答データ（全ビット共"1" ）を
作成するためのものであり、受信完了検出回路K1にてそ
れぞれのセルの受信が正常に完了したことを検出した際
に、それぞれの保持回路H1〜H4からの出力を選択して、
送出タイミング信号T1にてそれぞれのスイチッングゲー
トG1〜G4がオンとなって受信応答データが送信バス109
に出力される。この結果の受信応答データは、図３に示
すように、正常受信(RCV) ビット301 と、受信バッファ
ビジー(BSY) ビット302 と、シーケンスエラー(SEQ) ビ
ット303 と、フレームシーケンスチェックエラー(FCS)
ビット304 とを含む構成となる。
【００２８】パケット分割回路703 は、データメモリイ
ンタフェース回路707 を介してデータメモリ708 上の送
信バッファから送信するデータを読み出し、これを固定
長のセルに分割して送信バス109 に送出するパケット送
信回路であり、たとえば、特願平03-052970 に提案され
たパケット交換方式の送信回路が有利に適用される。こ
のパケット交換方式では、ヘッダに関する情報を複数の
蓄積手段に蓄積しておき、これらから分割したデータに
ハードウェア制御によりヘッダを順次付して、固定長セ
ルを形成して送信する。また、本実施例のパケット分割
回路703 は、応答タイマ回路を有している。このタイマ
回路は、送信権が獲得された後にパケット分割回路705
からの最終セルが送信された際に、応答タイマをスター
トさせ、それらセルに対する応答セルがパケット組立回
路701 にて受信された際にタイマをストップさせる。一
定の時間が経過しても応答セルの受信が完了しない場合
には、応答タイムアウトをデータメモリ708 書き込み、
送信完了割り込みを発生させ、一旦送信を完了させ、後
にそのデータの再送処理を行なわせる。
ンタフェース回路707 を介してデータメモリ708 上の送
信バッファから送信するデータを読み出し、これを固定
長のセルに分割して送信バス109 に送出するパケット送
信回路であり、たとえば、特願平03-052970 に提案され
たパケット交換方式の送信回路が有利に適用される。こ
のパケット交換方式では、ヘッダに関する情報を複数の
蓄積手段に蓄積しておき、これらから分割したデータに
ハードウェア制御によりヘッダを順次付して、固定長セ
ルを形成して送信する。また、本実施例のパケット分割
回路703 は、応答タイマ回路を有している。このタイマ
回路は、送信権が獲得された後にパケット分割回路705
からの最終セルが送信された際に、応答タイマをスター
トさせ、それらセルに対する応答セルがパケット組立回
路701 にて受信された際にタイマをストップさせる。一
定の時間が経過しても応答セルの受信が完了しない場合
には、応答タイムアウトをデータメモリ708 書き込み、
送信完了割り込みを発生させ、一旦送信を完了させ、後
にそのデータの再送処理を行なわせる。
【００２９】送信権獲得回路704 は、自ノードに送信デ
ータが生じた場合に、バスコントローラ101,103 に送信
要求を発する回路であり、プロセッサ706 からの送信要
求を受けて送信要求データ502 を生成して、これを送信
要求線105 に送出し、送信要求応答線106 からの送信要
求応答データ506 を受けた際に、これと送信要求データ
502 とを比較して、送信権が獲得できたか否かを判断
し、送信権が獲得できた場合にパケット分割回路703 に
送信を許可信号を発生する。
ータが生じた場合に、バスコントローラ101,103 に送信
要求を発する回路であり、プロセッサ706 からの送信要
求を受けて送信要求データ502 を生成して、これを送信
要求線105 に送出し、送信要求応答線106 からの送信要
求応答データ506 を受けた際に、これと送信要求データ
502 とを比較して、送信権が獲得できたか否かを判断
し、送信権が獲得できた場合にパケット分割回路703 に
送信を許可信号を発生する。
【００３０】プロセッサインタフェース回路705 は、制
御プロセッサ706 からの制御信号を装置各部に送出し、
また、各部からの検出結果を制御プロセッサ706 に送出
するインタフェースである。制御プロセッサ706 は、各
部を制御する処理装置であり特に、本実施例ではデータ
メモリ708 に送信するデータがある場合に、送信権獲得
回路704 およびパケット分割回路703 に送信要求を発
し、パケット分割回路より送信完了割り込みが発生した
場合に送信ステータスをリードして、送信要求のあった
パケットが正常に受信したか否かを判断する。
御プロセッサ706 からの制御信号を装置各部に送出し、
また、各部からの検出結果を制御プロセッサ706 に送出
するインタフェースである。制御プロセッサ706 は、各
部を制御する処理装置であり特に、本実施例ではデータ
メモリ708 に送信するデータがある場合に、送信権獲得
回路704 およびパケット分割回路703 に送信要求を発
し、パケット分割回路より送信完了割り込みが発生した
場合に送信ステータスをリードして、送信要求のあった
パケットが正常に受信したか否かを判断する。
【００３１】データメモリインタフェース回路707 は、
パケット組立回路701 からの受信データを受けてデータ
メモリ708 に送り、また、パケット分割回路703 にて送
信する送信データをデータメモリ708 から読み出して送
るメモリインタフェースである。
パケット組立回路701 からの受信データを受けてデータ
メモリ708 に送り、また、パケット分割回路703 にて送
信する送信データをデータメモリ708 から読み出して送
るメモリインタフェースである。
【００３２】一方、図１に戻って、バスコントローラ10
1,103 は、自バス10〜1Nに接続されたノード100,102 の
送信要求を受け、その順序を決定してバス10〜1Nを制御
し、かつATM スイッチ104 からの固定長セルを目的のノ
ード100,102 にバス10〜1Nを制御して送る通信制御装置
である。
1,103 は、自バス10〜1Nに接続されたノード100,102 の
送信要求を受け、その順序を決定してバス10〜1Nを制御
し、かつATM スイッチ104 からの固定長セルを目的のノ
ード100,102 にバス10〜1Nを制御して送る通信制御装置
である。
【００３３】詳しくは本実施例におけるバスコントロー
ラ101,103 は図８に示すように、受信応答データ(RFR)
メモリ801 と、最終セルラッチ回路802 と、応答セル作
成回路803 と、バス制御信号インタフェース回路804
と、送信要求折返し回路805 とを有する。受信応答デー
タメモリ801 は、送信バス109 に接続されて、受信バス
108 に送出した受信セルに対応したノード100,102 から
のそれぞれの受信応答データを受けてこれを更新して蓄
積する蓄積回路であり、受信セルの送信元アドレス毎に
そのアドレスが決定されて書き込まれる。
ラ101,103 は図８に示すように、受信応答データ(RFR)
メモリ801 と、最終セルラッチ回路802 と、応答セル作
成回路803 と、バス制御信号インタフェース回路804
と、送信要求折返し回路805 とを有する。受信応答デー
タメモリ801 は、送信バス109 に接続されて、受信バス
108 に送出した受信セルに対応したノード100,102 から
のそれぞれの受信応答データを受けてこれを更新して蓄
積する蓄積回路であり、受信セルの送信元アドレス毎に
そのアドレスが決定されて書き込まれる。
【００３４】最終セルラッチ回路802 は、ATM スイッチ
104 の出方路から受信バス109 へ送出される受信セルの
うちの最終セル、すなわち、モアビット(M)="11"の受信
セルを、そのセルヘッダから検出してラッチする回路で
あり、特に、本実施例では図10に示すように最終セルの
送信元ノードアドレスを保持する第１の保持回路H10
と、受信元ノードアドレスを保持する第２の保持回路H1
2 と、モアビット"11"を検出する最終セル検出回路K2を
有する。最終セル検出回路K2の検出結果は、応答セルを
送出する際の送信バス109 の競合を防止するために後述
する送信要求折返し回路805 に供給される。
104 の出方路から受信バス109 へ送出される受信セルの
うちの最終セル、すなわち、モアビット(M)="11"の受信
セルを、そのセルヘッダから検出してラッチする回路で
あり、特に、本実施例では図10に示すように最終セルの
送信元ノードアドレスを保持する第１の保持回路H10
と、受信元ノードアドレスを保持する第２の保持回路H1
2 と、モアビット"11"を検出する最終セル検出回路K2を
有する。最終セル検出回路K2の検出結果は、応答セルを
送出する際の送信バス109 の競合を防止するために後述
する送信要求折返し回路805 に供給される。
【００３５】応答セル作成回路803 は、最終セルラッチ
回路802 の内容と受信応答データメモリ801 の内容に基
づいて応答セルを作成してATM スイッチ104 の入方路へ
送出する回路であり、特に、本実施例では図10に示すよ
うに複数のゲート素子G10 〜G18 および演算回路Z1およ
びセレクタS10 によるハードウェア構成のみにて実現さ
れている。つまり、第１のゲートG10 に応答セルの識別
子を表わす"0" が入力され、第２のゲートG11 に最終セ
ルラッチ回路802 の保持回路H10 から最終セルの送信元
アドレスが入力され、同様に第３のゲートG14 に保持回
路H12 から最終セルの受信元ノードアドレスが入力さ
れ、第４のゲートG16 に受信応答データメモリ801 に蓄
積された応答ステータスが順次入力され、さらに第５の
ゲートG18に任意の値のダミービットが入力される。演
算回路Z1は、それぞれのゲートG10〜G18 の出力を受け
てこれらの巡回符号を演算してフレームチェックシーケ
ンスビットを生成するFCS 演算回路である。セレクタS1
0 は、ゲートG10 〜G18 の出力を順次選択して出力し、
タイミング信号T10 を受けてFCS 作成回路Z1の出力を選
択して出力する。この結果の応答セルは、図３に示すよ
うに、セルヘッダ411と、データ部408 と、フレームチ
ェックシーケンス409 とを有する。セルヘッダ411 は、
セル識別子400 と、送信元ノードアドレス401 と、受信
元ノードアドレス(RA)402 と、応答ステータス(ASTS)
と、ダミービット(DMY)407とを含む。この場合、セル識
別子400 の内容は"0" である。応答ステータス410 は、
受信セルを受信ノードが受信した際に正常に受信したか
またはエラーを検出したかを送信ノードへ通知するため
のものであり、正常受信(RCV) ビット403 と、受信バッ
ファビジー(BSY) ビット404 と、シーケンスエラー(SE
Q) ビット405 と、FCS エラー(FCS) ビット406 とを含
む。ダミービット(DMY) 407 は、セルヘッダ411 のビッ
ト長を送受信セルのセルヘッダ207 と同じ長さにするた
め挿入される。応答セルデータ408 の値は任意であるが
送受信セルの送受信データ205 と同じビット長である。
409 はフレームチェックシーケンス(FCS) であり、セル
ヘッダ411 と応答セルデータ408 をFCS 演算した結果が
納められている。
回路802 の内容と受信応答データメモリ801 の内容に基
づいて応答セルを作成してATM スイッチ104 の入方路へ
送出する回路であり、特に、本実施例では図10に示すよ
うに複数のゲート素子G10 〜G18 および演算回路Z1およ
びセレクタS10 によるハードウェア構成のみにて実現さ
れている。つまり、第１のゲートG10 に応答セルの識別
子を表わす"0" が入力され、第２のゲートG11 に最終セ
ルラッチ回路802 の保持回路H10 から最終セルの送信元
アドレスが入力され、同様に第３のゲートG14 に保持回
路H12 から最終セルの受信元ノードアドレスが入力さ
れ、第４のゲートG16 に受信応答データメモリ801 に蓄
積された応答ステータスが順次入力され、さらに第５の
ゲートG18に任意の値のダミービットが入力される。演
算回路Z1は、それぞれのゲートG10〜G18 の出力を受け
てこれらの巡回符号を演算してフレームチェックシーケ
ンスビットを生成するFCS 演算回路である。セレクタS1
0 は、ゲートG10 〜G18 の出力を順次選択して出力し、
タイミング信号T10 を受けてFCS 作成回路Z1の出力を選
択して出力する。この結果の応答セルは、図３に示すよ
うに、セルヘッダ411と、データ部408 と、フレームチ
ェックシーケンス409 とを有する。セルヘッダ411 は、
セル識別子400 と、送信元ノードアドレス401 と、受信
元ノードアドレス(RA)402 と、応答ステータス(ASTS)
と、ダミービット(DMY)407とを含む。この場合、セル識
別子400 の内容は"0" である。応答ステータス410 は、
受信セルを受信ノードが受信した際に正常に受信したか
またはエラーを検出したかを送信ノードへ通知するため
のものであり、正常受信(RCV) ビット403 と、受信バッ
ファビジー(BSY) ビット404 と、シーケンスエラー(SE
Q) ビット405 と、FCS エラー(FCS) ビット406 とを含
む。ダミービット(DMY) 407 は、セルヘッダ411 のビッ
ト長を送受信セルのセルヘッダ207 と同じ長さにするた
め挿入される。応答セルデータ408 の値は任意であるが
送受信セルの送受信データ205 と同じビット長である。
409 はフレームチェックシーケンス(FCS) であり、セル
ヘッダ411 と応答セルデータ408 をFCS 演算した結果が
納められている。
【００３６】バス制御信号インタフェース回路804 は、
バス制御線107 を制御するイネーブル信号を生成する回
路である。送信要求折返し回路805 は、送信要求線105
からの送信要求データに要求拒否ビットを付加して送信
要求応答データを作成し、送信要求応答線106 に折り返
し送出する回路であり、特に本実施例では、図10に示す
ように、応答セルの送出時に送信要求がある場合には、
その要求を拒否して応答セルと他の送信セルとの競合を
防止するように構成されている。つまり、最終セルラッ
チ回路802 の最終セル検出回路K2の出力にて要求拒否ビ
ットを切り替えるセレクタS12 を有し、その出力をゲー
トG20 を介して送信要求応答線106 から出力される。
バス制御線107 を制御するイネーブル信号を生成する回
路である。送信要求折返し回路805 は、送信要求線105
からの送信要求データに要求拒否ビットを付加して送信
要求応答データを作成し、送信要求応答線106 に折り返
し送出する回路であり、特に本実施例では、図10に示す
ように、応答セルの送出時に送信要求がある場合には、
その要求を拒否して応答セルと他の送信セルとの競合を
防止するように構成されている。つまり、最終セルラッ
チ回路802 の最終セル検出回路K2の出力にて要求拒否ビ
ットを切り替えるセレクタS12 を有し、その出力をゲー
トG20 を介して送信要求応答線106 から出力される。
【００３７】図11には本実施例でのそれぞれのバス105
〜109 の信号状態が示されている。この図に示すよう
に、送信要求線105 には、送信要求のあるノード100,10
2 がバスコントローラ101,103 へ送信要求データ(SRQD)
502 を送出する。各ノードの送信要求データの出力イン
タフェースはオープンコレクタであるので、同時に"0"
を送出したノードと"1" を送出したノードがある場合
に、送信要求データは"0"になる。送信要求応答線106
では、バスコントローラ101,103 が送信要求データ(SRQ
D)502 に要求拒否ビット（要求拒否時"0" ）505 を付加
した送信要求応答データ(SRRD)506 を送信要求データ50
2 を送り出したノード100,102 に対して送出する。送信
バス109 では、ノード100,102 からの送信セルおよび受
信応答データ(RFR) をバスコントローラ101,103 へ伝送
する。この際に、バス制御信号線107では、送信データ
イネーブルが"0" となり、送信バス109 上の受信応答デ
ータの位置が示される。また、受信応答データイネーブ
ル107 は、"0" となっている間に送信バス上の受信応答
データの位置が示される。同様に、受信バス108 は、バ
スコントローラ101,103 からの受信セルをノードへ伝送
し、バス制御信号107 の受信データイネーブルはその
間"0" となって、受信バス上の受信セルの位置を示す。
〜109 の信号状態が示されている。この図に示すよう
に、送信要求線105 には、送信要求のあるノード100,10
2 がバスコントローラ101,103 へ送信要求データ(SRQD)
502 を送出する。各ノードの送信要求データの出力イン
タフェースはオープンコレクタであるので、同時に"0"
を送出したノードと"1" を送出したノードがある場合
に、送信要求データは"0"になる。送信要求応答線106
では、バスコントローラ101,103 が送信要求データ(SRQ
D)502 に要求拒否ビット（要求拒否時"0" ）505 を付加
した送信要求応答データ(SRRD)506 を送信要求データ50
2 を送り出したノード100,102 に対して送出する。送信
バス109 では、ノード100,102 からの送信セルおよび受
信応答データ(RFR) をバスコントローラ101,103 へ伝送
する。この際に、バス制御信号線107では、送信データ
イネーブルが"0" となり、送信バス109 上の受信応答デ
ータの位置が示される。また、受信応答データイネーブ
ル107 は、"0" となっている間に送信バス上の受信応答
データの位置が示される。同様に、受信バス108 は、バ
スコントローラ101,103 からの受信セルをノードへ伝送
し、バス制御信号107 の受信データイネーブルはその
間"0" となって、受信バス上の受信セルの位置を示す。
【００３８】次に本実施例によるパケット交換方式を図
12〜図14を参照して、上記システムの動作とともに説明
する。図12には正常受信時のデータの流れが示されてい
る。この図においては、送信ノードをノード00、受信ノ
ードをノードN0とし、１パケットを３セルに分割して送
信する場合を例に挙げて説明する。
12〜図14を参照して、上記システムの動作とともに説明
する。図12には正常受信時のデータの流れが示されてい
る。この図においては、送信ノードをノード00、受信ノ
ードをノードN0とし、１パケットを３セルに分割して送
信する場合を例に挙げて説明する。
【００３９】まず、ノード00にて、そのプロセッサ706
が送信開始要求をパケット分割回路703 と送信権獲得回
路704 に要求すると、送信権獲得回路704 は送信要求線
105に送信要求データSRQDを送出する。この際に、バス
コントローラ０から送信要求応答データSRRDが折り返さ
れてくると、その折り返された送信要求応答データSRRD
と送信要求データSRQDとのビット配列が一致し、かつ要
求拒否ビット＝"1" ならば送信権が獲得されたので、パ
ケット分割回路703 に送信指示を伝える。送信指示を受
けたパケット分割回路703 は送信データイネーブルが"
0" のときに送信バス109 に対して第１の送信セル(1)
を送出する。同様に、送信権を獲得してから第２の送信
セル(2) を送出し、次に送信権を獲得してから最終の送
信セル(3)を送出し、応答タイマ回路をスタートする。
が送信開始要求をパケット分割回路703 と送信権獲得回
路704 に要求すると、送信権獲得回路704 は送信要求線
105に送信要求データSRQDを送出する。この際に、バス
コントローラ０から送信要求応答データSRRDが折り返さ
れてくると、その折り返された送信要求応答データSRRD
と送信要求データSRQDとのビット配列が一致し、かつ要
求拒否ビット＝"1" ならば送信権が獲得されたので、パ
ケット分割回路703 に送信指示を伝える。送信指示を受
けたパケット分割回路703 は送信データイネーブルが"
0" のときに送信バス109 に対して第１の送信セル(1)
を送出する。同様に、送信権を獲得してから第２の送信
セル(2) を送出し、次に送信権を獲得してから最終の送
信セル(3)を送出し、応答タイマ回路をスタートする。
【００４０】ここで、複数のノードから同時に送信要求
データが送出された場合の動作を説明すると、各ノード
はリセット時プライオリティカウンタのビットをすべ
て"1"にする。そのときはノード番号が一番少なくノー
ドが一番最初に"0" を送信要求データに送出するので送
信権を獲得する。送信権を獲得したノードはプライオリ
ティカウンタを"1" 減らし、送信権を獲得しなかったノ
ードのプライオリティカウンタはそのままなので、次に
送信要求データを送出するときは、前回送信権を獲得し
なかったノードが送信権を獲得することになる。
データが送出された場合の動作を説明すると、各ノード
はリセット時プライオリティカウンタのビットをすべ
て"1"にする。そのときはノード番号が一番少なくノー
ドが一番最初に"0" を送信要求データに送出するので送
信権を獲得する。送信権を獲得したノードはプライオリ
ティカウンタを"1" 減らし、送信権を獲得しなかったノ
ードのプライオリティカウンタはそのままなので、次に
送信要求データを送出するときは、前回送信権を獲得し
なかったノードが送信権を獲得することになる。
【００４１】次に、送信セル(1) がバスコントローラＮ
に達すると、このセルはバスコントローラＮから受信セ
ル(1) として受信バス108 に送出される。ノードN0は受
信セル(1) を正常に受信完了すると、そのパケット組立
回路701 にてシーケンス番号のチェックおよびフレーム
チェックを実行し、さらに、データメモリ708 の受信バ
ッファにデータを書き込むと、それぞれの検出結果を受
信応答データ作成回路702 に送る。その結果、正常受信
の受信応答データ(1) (RCV=1,BSY/SEQ/FCS=0)が生成さ
れて、それぞれ送信バス109 に送出される。
に達すると、このセルはバスコントローラＮから受信セ
ル(1) として受信バス108 に送出される。ノードN0は受
信セル(1) を正常に受信完了すると、そのパケット組立
回路701 にてシーケンス番号のチェックおよびフレーム
チェックを実行し、さらに、データメモリ708 の受信バ
ッファにデータを書き込むと、それぞれの検出結果を受
信応答データ作成回路702 に送る。その結果、正常受信
の受信応答データ(1) (RCV=1,BSY/SEQ/FCS=0)が生成さ
れて、それぞれ送信バス109 に送出される。
【００４２】次に、バスコントローラＮは送信セル(1)
の送信元アドレス(SA=00) に対応したRFR メモリ801 の
アドレスに受信応答データ(1) をライトする。次いで、
送信セル(2) がバスコントローラＮに達すると、受信セ
ル(2) として受信バス108 に送出され、これをノードN0
にて受信する。ノードN0が受信セル(2) を正常に受信完
了すると、上記と同様に、正常受信の受信応答データ(R
CV=1,BSY/SEQ/FCS=0)が生成されて、これが送信バス109
に送出される。これにより、バスコントローラＮは送
信セル(2) の送信元アドレス(SA=00) に対応したRFR メ
モリのアドレスに受信応答データ(2) を上書きする。
の送信元アドレス(SA=00) に対応したRFR メモリ801 の
アドレスに受信応答データ(1) をライトする。次いで、
送信セル(2) がバスコントローラＮに達すると、受信セ
ル(2) として受信バス108 に送出され、これをノードN0
にて受信する。ノードN0が受信セル(2) を正常に受信完
了すると、上記と同様に、正常受信の受信応答データ(R
CV=1,BSY/SEQ/FCS=0)が生成されて、これが送信バス109
に送出される。これにより、バスコントローラＮは送
信セル(2) の送信元アドレス(SA=00) に対応したRFR メ
モリのアドレスに受信応答データ(2) を上書きする。
【００４３】次に、送信セル(3) がバスコントローラＮ
に達すると、バスコントローラＮは送信セル(3) のセル
ヘッダを検出して、そのモアビット(M=11)が最終セルを
示しているので、送信セル(3) のセルヘッダを最終セル
ラッチ回路802 に記憶する。これとともにセル(3) はバ
スコントローラＮを介して受信セル(3) として受信バス
108 に送出される。この受信セル(3) を受けたノードN0
は、上記と同様にパケット組立回路701 にてそれぞれの
チェックを実行して、受信応答データ作成回路702 に供
給する。この場合、ノードN0は受信セル(3) を正常に受
信完了しているので、正常受信の受信応答データ(3) (R
CV=1,BSY/SEQ/FCS=0) を送信バス109 に送出する。これ
によって、バスコントローラＮは、送信セル(3) の送信
元アドレス(SA=00) に対応したRFR メモリ801 のアドレ
スに受信応答データ(3) を上書きする。この際に、応答
セル作成回路803 は、最終セルを検出したので、送信元
アドレス(SA=00) に対応したRFR メモリ801 の内容と最
終セルラッチ回路802 の送信元アドレス(SA=00) 受信元
アドレス(RA=N0) を入れ替えて、応答セル(SA=N0,RA=0
0,RCV=1,BSY/SEQ/FCS=0) を作成し、送信要求応答デー
タの要求拒否ビットを"0" にして、バスコントローラＮ
に接続するすべてのノードの送信を止めて、応答セルを
入方路Ｎに送出する。
に達すると、バスコントローラＮは送信セル(3) のセル
ヘッダを検出して、そのモアビット(M=11)が最終セルを
示しているので、送信セル(3) のセルヘッダを最終セル
ラッチ回路802 に記憶する。これとともにセル(3) はバ
スコントローラＮを介して受信セル(3) として受信バス
108 に送出される。この受信セル(3) を受けたノードN0
は、上記と同様にパケット組立回路701 にてそれぞれの
チェックを実行して、受信応答データ作成回路702 に供
給する。この場合、ノードN0は受信セル(3) を正常に受
信完了しているので、正常受信の受信応答データ(3) (R
CV=1,BSY/SEQ/FCS=0) を送信バス109 に送出する。これ
によって、バスコントローラＮは、送信セル(3) の送信
元アドレス(SA=00) に対応したRFR メモリ801 のアドレ
スに受信応答データ(3) を上書きする。この際に、応答
セル作成回路803 は、最終セルを検出したので、送信元
アドレス(SA=00) に対応したRFR メモリ801 の内容と最
終セルラッチ回路802 の送信元アドレス(SA=00) 受信元
アドレス(RA=N0) を入れ替えて、応答セル(SA=N0,RA=0
0,RCV=1,BSY/SEQ/FCS=0) を作成し、送信要求応答デー
タの要求拒否ビットを"0" にして、バスコントローラＮ
に接続するすべてのノードの送信を止めて、応答セルを
入方路Ｎに送出する。
【００４４】ATM スイッチ104 を介してバスコントロー
ラ０に達した応答セルは、これより受信バス108 に送出
される。応答セルを受信したノード00は、応答タイマ回
路をストップさせ、応答セルの応答ステータス(RCV=1,B
SY/SEQ/FCS=0) と応答タイムアウト未発生(TMO=0) をデ
ータメモリ708 上の送信ステータスに書き込み、プロセ
ッサ706 に対して送信完了割り込みを発生する。この結
果、プロセッサ706 は送信ステータスをリードして、ノ
ードN0へのデータが正常に受信完了したことを認識す
る。
ラ０に達した応答セルは、これより受信バス108 に送出
される。応答セルを受信したノード00は、応答タイマ回
路をストップさせ、応答セルの応答ステータス(RCV=1,B
SY/SEQ/FCS=0) と応答タイムアウト未発生(TMO=0) をデ
ータメモリ708 上の送信ステータスに書き込み、プロセ
ッサ706 に対して送信完了割り込みを発生する。この結
果、プロセッサ706 は送信ステータスをリードして、ノ
ードN0へのデータが正常に受信完了したことを認識す
る。
【００４５】次に、図13には受信エラー時、たとえばセ
ル(2) での受信バッファビジー発生を表わす場合のデー
タの流れが示されている。こ図において、上記と同様
に、送信ノードはノード00、受信ノードはノードN0と
し、１パケットを３セルに分割して送信する場合を説明
する。
ル(2) での受信バッファビジー発生を表わす場合のデー
タの流れが示されている。こ図において、上記と同様
に、送信ノードはノード00、受信ノードはノードN0と
し、１パケットを３セルに分割して送信する場合を説明
する。
【００４６】まず、ノード00のプロセッサ706 が送信開
始要求をパケット分割回路703 と送信権獲得回路704 に
要求すると、送信権獲得回路706 は送信要求線105 に送
信要求データSRQDを送出する。次いで、上記と同様にバ
スコントローラ０から折り返された送信要求応答データ
SRRDと送信要求データSRQDのビット配列が一致し、かつ
要求拒否ビット＝"1" ならば送信権が獲得されたので、
パケット分割回路703に送信指示を伝える。送信指示を
受けたパケット分割回路703 は送信データイネーブル
が"0" のときに送信バスに対して送信セル(1) を送出す
る。同様に送信権を獲得してから送信セル(2) を送出
し、次に送信権を獲得してから最終送信セル(3) を送出
して、応答タイマ回路をスタートする。
始要求をパケット分割回路703 と送信権獲得回路704 に
要求すると、送信権獲得回路706 は送信要求線105 に送
信要求データSRQDを送出する。次いで、上記と同様にバ
スコントローラ０から折り返された送信要求応答データ
SRRDと送信要求データSRQDのビット配列が一致し、かつ
要求拒否ビット＝"1" ならば送信権が獲得されたので、
パケット分割回路703に送信指示を伝える。送信指示を
受けたパケット分割回路703 は送信データイネーブル
が"0" のときに送信バスに対して送信セル(1) を送出す
る。同様に送信権を獲得してから送信セル(2) を送出
し、次に送信権を獲得してから最終送信セル(3) を送出
して、応答タイマ回路をスタートする。
【００４７】次いで、送信セル(1) がバスコントローラ
Ｎに達すると、上記と同様にここから受信セル(1) とし
て受信バス108 に送出される。ノードN0は受信セル(1)
を正常に受信完了すると、上記と同様に受信応答データ
作成回路702 から正常受信の受信応答データ(1) (RCV=
1,BSY/SEQ/FCS=0) を送信バス109 に送出する。次いで
受信応答データ(1) がバスコントローラＮに達すると、
送信セル(1) の送信元アドレス(SA=0)に対応したRFR メ
モリのアドレスに、その受信応答データ(1) が書き込ま
れる。
Ｎに達すると、上記と同様にここから受信セル(1) とし
て受信バス108 に送出される。ノードN0は受信セル(1)
を正常に受信完了すると、上記と同様に受信応答データ
作成回路702 から正常受信の受信応答データ(1) (RCV=
1,BSY/SEQ/FCS=0) を送信バス109 に送出する。次いで
受信応答データ(1) がバスコントローラＮに達すると、
送信セル(1) の送信元アドレス(SA=0)に対応したRFR メ
モリのアドレスに、その受信応答データ(1) が書き込ま
れる。
【００４８】次いで、送信セル(2) がバスコントローラ
Ｎに達すると、このセルが上記と同様に受信セル(2) と
して受信バスに送出される。この場合、データメモリ70
8 が満杯であり、ノードN0のパケット組立回路701 は受
信セル(2) を書き込む受信バッファがないので、受信バ
ッファビジーを受信応答データ作成回路702 に送る。こ
の結果、受信応答データ(2) (BSY=1,RCV/SEQ/FCS=0) が
送信バス109 に送出され、以降のパケットの受信を完了
する。次いで、バスコントローラＮは、送信セル(2) の
送信元アドレス(SA=00) に対応したRFR メモリ801 のア
ドレスに、ノードN0からの受信応答データ(2) を上書き
する。
Ｎに達すると、このセルが上記と同様に受信セル(2) と
して受信バスに送出される。この場合、データメモリ70
8 が満杯であり、ノードN0のパケット組立回路701 は受
信セル(2) を書き込む受信バッファがないので、受信バ
ッファビジーを受信応答データ作成回路702 に送る。こ
の結果、受信応答データ(2) (BSY=1,RCV/SEQ/FCS=0) が
送信バス109 に送出され、以降のパケットの受信を完了
する。次いで、バスコントローラＮは、送信セル(2) の
送信元アドレス(SA=00) に対応したRFR メモリ801 のア
ドレスに、ノードN0からの受信応答データ(2) を上書き
する。
【００４９】次に、送信セル(3) がバスコントローラＮ
に達すると、送信セル(3) のモアビット(M=11)が最終セ
ルを示しているので、送信セル(3) のセルヘッダを最終
セルラッチ回路802 に記録する。そして、受信セル(3)
が受信バスに送出されると、ノードN0はパケットの受信
を完了しているので、受信セル(3) を廃棄して、廃棄用
の受信応答データ(3)(RCV/BSY/SEQ/FCS=1)、つまり図９
のセレクタS1〜S4の他方の入力にて全ビット共"1" 選択
した結果のデータを送信バス109 に送出する。この際
に、バスコントローラＮは、全ビットとも"1" の受信応
答データ(3) はRFR メモリ802 に書き込まないので、RF
R メモリ802 には受信応答データ(2) が残る。次いで、
応答セル作成回路803 は最終セルが検出されたので、送
信元アドレス(SA=00) に対応したRFR メモリ802 の内容
と、最終セルラッチ回路802 の送信元アドレス(SA=00)
と受信元アドレス(RA=00) を入れ替えて、応答セル(SA=
N0,RA=00,BSY=1,RCV/SEQ/FCS=0) を作成し、送信要求応
答データの要求拒否ビットを"0" にして、バスコントロ
ーラＮに接続するすべてのノードの送信を止めて、応答
セルを入方路Ｎに送出する。
に達すると、送信セル(3) のモアビット(M=11)が最終セ
ルを示しているので、送信セル(3) のセルヘッダを最終
セルラッチ回路802 に記録する。そして、受信セル(3)
が受信バスに送出されると、ノードN0はパケットの受信
を完了しているので、受信セル(3) を廃棄して、廃棄用
の受信応答データ(3)(RCV/BSY/SEQ/FCS=1)、つまり図９
のセレクタS1〜S4の他方の入力にて全ビット共"1" 選択
した結果のデータを送信バス109 に送出する。この際
に、バスコントローラＮは、全ビットとも"1" の受信応
答データ(3) はRFR メモリ802 に書き込まないので、RF
R メモリ802 には受信応答データ(2) が残る。次いで、
応答セル作成回路803 は最終セルが検出されたので、送
信元アドレス(SA=00) に対応したRFR メモリ802 の内容
と、最終セルラッチ回路802 の送信元アドレス(SA=00)
と受信元アドレス(RA=00) を入れ替えて、応答セル(SA=
N0,RA=00,BSY=1,RCV/SEQ/FCS=0) を作成し、送信要求応
答データの要求拒否ビットを"0" にして、バスコントロ
ーラＮに接続するすべてのノードの送信を止めて、応答
セルを入方路Ｎに送出する。
【００５０】次いで、ATM スイッチ104 を介してバスコ
ントローラ０に達した応答セルは、バスコントローラ０
から受信バス108 に送出される。ノード00は応答セルを
受信すると、応答タイマ回路をストップさせて応答セル
の応答ステータス(BSY=1,RCV/SEQ/FCS=0) と応答タイム
アウト未発生(TMO=0) をデータメモリ708 上の送信ステ
ータスに書き込み、プロセッサ706 に対して送信完了割
り込みを発生する。プロセッサ706 は送信ステータスを
リードして、ノードN0へのデータが受信バッファビジー
で正常に受信完了しなかったことを認識し、この後、ノ
ードN0のバッファが空くの待ち、送信権獲得が得られた
場合に再度上記と同様にパケット再送処理が実行され
る。
ントローラ０に達した応答セルは、バスコントローラ０
から受信バス108 に送出される。ノード00は応答セルを
受信すると、応答タイマ回路をストップさせて応答セル
の応答ステータス(BSY=1,RCV/SEQ/FCS=0) と応答タイム
アウト未発生(TMO=0) をデータメモリ708 上の送信ステ
ータスに書き込み、プロセッサ706 に対して送信完了割
り込みを発生する。プロセッサ706 は送信ステータスを
リードして、ノードN0へのデータが受信バッファビジー
で正常に受信完了しなかったことを認識し、この後、ノ
ードN0のバッファが空くの待ち、送信権獲得が得られた
場合に再度上記と同様にパケット再送処理が実行され
る。
【００５１】本実施例では、受信バッファビジーの場合
を説明したが、シーケンスエラー発生時、フレームチェ
ックシーケンスエラー発生時の場合も上記と同様に送信
側ノードに送られた応答セルにてその状態が認識され
る。
を説明したが、シーケンスエラー発生時、フレームチェ
ックシーケンスエラー発生時の場合も上記と同様に送信
側ノードに送られた応答セルにてその状態が認識され
る。
【００５２】次に図14には最終セル紛失による応答タイ
ムアウト発生の場合のデータの流れが示されている。こ
の図においても上記と同様に、送信ノードをノード00、
受信ノードをノードN0として、１パケットを３セルに分
割して送信する場合を例に挙げて説明する。
ムアウト発生の場合のデータの流れが示されている。こ
の図においても上記と同様に、送信ノードをノード00、
受信ノードをノードN0として、１パケットを３セルに分
割して送信する場合を例に挙げて説明する。
【００５３】まず、上記と同様にノード00のプロセッサ
706 が送信開始要求をパケット分割回路703 と送信権獲
得回路701 とに要求し、送信権獲得回路701 が送信要求
データSRQDを送信要求線105 に送出して、バスコントロ
ーラ０から要求拒否ビット＝"1" の送信要求応答データ
SRRDが返送されると、パケット分割回路703 に送信指示
が与えられる。これにより、送信指示を受けたパケット
分割回路703 は送信データイネーブルが"0" のときに送
信バスに対して送信セル(1) を送出する。同様に、送信
権を獲得してから送信セル(2) を送出し、次に送信権を
獲得してから最終送信セル(3) を送出し、応答タイマ回
路をスタートさせる。
706 が送信開始要求をパケット分割回路703 と送信権獲
得回路701 とに要求し、送信権獲得回路701 が送信要求
データSRQDを送信要求線105 に送出して、バスコントロ
ーラ０から要求拒否ビット＝"1" の送信要求応答データ
SRRDが返送されると、パケット分割回路703 に送信指示
が与えられる。これにより、送信指示を受けたパケット
分割回路703 は送信データイネーブルが"0" のときに送
信バスに対して送信セル(1) を送出する。同様に、送信
権を獲得してから送信セル(2) を送出し、次に送信権を
獲得してから最終送信セル(3) を送出し、応答タイマ回
路をスタートさせる。
【００５４】次に、送信セル(1) がバスコントローラＮ
に達すると、上記と同様にここから受信セル(1) が受信
バス108 に送出される。この場合、ノードN0が受信セル
(1)を正常に受信完了すると、正常受信の受信応答デー
タ(1)(RCV=1,BSY/SEQ/FCS=0)を上記と同様に送信バス10
9 に送出する。この受信応答データ(1) を受けたバスコ
ントローラＮは送信セル(1) の送信元アドレス(SA=00)
に対応したRFR メモリ801 のアドレスに受信応答データ
(1) を書き込む。
に達すると、上記と同様にここから受信セル(1) が受信
バス108 に送出される。この場合、ノードN0が受信セル
(1)を正常に受信完了すると、正常受信の受信応答デー
タ(1)(RCV=1,BSY/SEQ/FCS=0)を上記と同様に送信バス10
9 に送出する。この受信応答データ(1) を受けたバスコ
ントローラＮは送信セル(1) の送信元アドレス(SA=00)
に対応したRFR メモリ801 のアドレスに受信応答データ
(1) を書き込む。
【００５５】同様に、送信セル(2) がバスコントローラ
Ｎを介して、ノードN0に送信され、そのセル(2) が正常
に受信完了すると、ノードN0から正常受信の受信応答デ
ータ(2) (RCV=1,BSY/SEQ/FCS=0) が上記と同様に送信バ
ス109 を介してバスコントローラＮに送出される。これ
により、バスコントローラＮは送信セル(2) の送信元ア
ドレス(SA=00) に対応したRFR メモリ801 のアドレスに
受信応答データ(2) を上書きする。
Ｎを介して、ノードN0に送信され、そのセル(2) が正常
に受信完了すると、ノードN0から正常受信の受信応答デ
ータ(2) (RCV=1,BSY/SEQ/FCS=0) が上記と同様に送信バ
ス109 を介してバスコントローラＮに送出される。これ
により、バスコントローラＮは送信セル(2) の送信元ア
ドレス(SA=00) に対応したRFR メモリ801 のアドレスに
受信応答データ(2) を上書きする。
【００５６】次に、送信セル(3) がバスコントローラＮ
に達する前にその途中で紛失した場合、バスコントロー
ラＮには送信セル(3) が達せず、モアビット(M=11)の最
終セルが検出されない。この結果、バスコントローラＮ
は送信元アドレス(SA=00) に対して応答セルを送出でき
ない。この状態にて、時間が経過すると、ノード00にて
応答タイマ回路のタイムアウトが発生して、応答タイム
アウト発生(TMO=1,RCV/BSY/SEQ/FCS=0) をデータメモリ
708 上の送信ステータスに書き込み、プロセッサ706 に
対して送信完了割り込みを発生する。これにより、プロ
セッサ706 は、ノードN0への最終セルが紛失したために
データが正常に受信完了しなかったことを認識し、その
後、上記と同様に再送処理を開始する。
に達する前にその途中で紛失した場合、バスコントロー
ラＮには送信セル(3) が達せず、モアビット(M=11)の最
終セルが検出されない。この結果、バスコントローラＮ
は送信元アドレス(SA=00) に対して応答セルを送出でき
ない。この状態にて、時間が経過すると、ノード00にて
応答タイマ回路のタイムアウトが発生して、応答タイム
アウト発生(TMO=1,RCV/BSY/SEQ/FCS=0) をデータメモリ
708 上の送信ステータスに書き込み、プロセッサ706 に
対して送信完了割り込みを発生する。これにより、プロ
セッサ706 は、ノードN0への最終セルが紛失したために
データが正常に受信完了しなかったことを認識し、その
後、上記と同様に再送処理を開始する。
【００５７】以上のように本実施例によれば、受信側ノ
ードおよびバスコントローラ100,103 でのハードウェア
により送信側ノードに対して応答セルを送出するので、
送信側ノードの上位レイアが受信側ノードでのエラーを
敏速に認識することができ、再送処理を高速に行なうこ
とができる。また、セルが受信側のバスコントローラに
達する前に途中にて紛失した場合でも、送信側ノードに
て応答タイマを計時しているので、所定の時間を経過す
ると、応答タイムアウト発生として、再送処理を迅速に
実行することができる。
ードおよびバスコントローラ100,103 でのハードウェア
により送信側ノードに対して応答セルを送出するので、
送信側ノードの上位レイアが受信側ノードでのエラーを
敏速に認識することができ、再送処理を高速に行なうこ
とができる。また、セルが受信側のバスコントローラに
達する前に途中にて紛失した場合でも、送信側ノードに
て応答タイマを計時しているので、所定の時間を経過す
ると、応答タイムアウト発生として、再送処理を迅速に
実行することができる。
【００５８】次に、本発明によるパケット交換方式の他
の実施例を図15〜図21を参照して説明する。本実施例に
おいて上記実施例と異なる点は、送信ノードからのそれ
ぞれの送信セルに対して、その送信ノードを収容するバ
ス10〜1Nのバスコントローラ100,103 から送信が正常に
行なわれているか否かを示す送信応答データが送出され
る点である。
の実施例を図15〜図21を参照して説明する。本実施例に
おいて上記実施例と異なる点は、送信ノードからのそれ
ぞれの送信セルに対して、その送信ノードを収容するバ
ス10〜1Nのバスコントローラ100,103 から送信が正常に
行なわれているか否かを示す送信応答データが送出され
る点である。
【００５９】具体的には、本実施例のバスコントローラ
101,103 は図16に示すように、上記実施例のバスコント
ローラの構成に、さらに障害検出回路806 と、フレーム
チェックシーケンス(FCS) 回路807 と、送信応答データ
作成回路804 とが設けられている。障害検出回路806
は、バスコントローラ自身の障害を検出する回路であ
り、その検出結果を送信応答データ作成回路804 に供給
する。フレームシーケンスチェック(FCS) 回路807 は、
送信バス108 から送信セルを検出してFCS 演算を行な
い、その正誤を判断する回路であり、その演算結果を送
信応答データ作成回路808 に供給する。送信応答データ
作成回路808 は、障害検出回路806 とFCS チェック回路
807 からのそれぞれの検出結果を受けるとともに、ATM
スイッチ104 からのスイッチビジー信号を受けて、これ
らから送信されているそれぞれのセルに対する送信応答
データを作成し、受信バス109 へ送出する回路である。
特に、本実施例における送信応答データ作成回路808
は、図17に示すようにOR回路A1およびゲート回路G30,31
などのハードウェア処理にて送信応答データを作成す
る。つまり、OR回路A1の入力に、ATM スイッチ104 から
のビジー信号と、障害検出回路806 が接続され、その出
力がゲートG30 を介して受信バス109 の対応ビット線に
接続され、ゲートG32 にFCS チェック回路807 が接続さ
れて、その出力が受信バス109 の対応ビット線に接続さ
れている。これにより、ゲート回路G30,G31 にタイミン
グ信号T30 が供給されると、それぞれのゲートG30,G32
がオンとなり、送信応答データ生成されて送出される。
その結果の送信応答データは、図18に示すようにスイッ
チビジー(SWBSY) ビットC01 と、フレームチェックシー
ケンスエラー(FCS) ビットC02 とを含む。
101,103 は図16に示すように、上記実施例のバスコント
ローラの構成に、さらに障害検出回路806 と、フレーム
チェックシーケンス(FCS) 回路807 と、送信応答データ
作成回路804 とが設けられている。障害検出回路806
は、バスコントローラ自身の障害を検出する回路であ
り、その検出結果を送信応答データ作成回路804 に供給
する。フレームシーケンスチェック(FCS) 回路807 は、
送信バス108 から送信セルを検出してFCS 演算を行な
い、その正誤を判断する回路であり、その演算結果を送
信応答データ作成回路808 に供給する。送信応答データ
作成回路808 は、障害検出回路806 とFCS チェック回路
807 からのそれぞれの検出結果を受けるとともに、ATM
スイッチ104 からのスイッチビジー信号を受けて、これ
らから送信されているそれぞれのセルに対する送信応答
データを作成し、受信バス109 へ送出する回路である。
特に、本実施例における送信応答データ作成回路808
は、図17に示すようにOR回路A1およびゲート回路G30,31
などのハードウェア処理にて送信応答データを作成す
る。つまり、OR回路A1の入力に、ATM スイッチ104 から
のビジー信号と、障害検出回路806 が接続され、その出
力がゲートG30 を介して受信バス109 の対応ビット線に
接続され、ゲートG32 にFCS チェック回路807 が接続さ
れて、その出力が受信バス109 の対応ビット線に接続さ
れている。これにより、ゲート回路G30,G31 にタイミン
グ信号T30 が供給されると、それぞれのゲートG30,G32
がオンとなり、送信応答データ生成されて送出される。
その結果の送信応答データは、図18に示すようにスイッ
チビジー(SWBSY) ビットC01 と、フレームチェックシー
ケンスエラー(FCS) ビットC02 とを含む。
【００６０】また、本実施例のノード100,102 は図15に
示すように、上記実施例の構成にさらに送信応答データ
(SFR) ラッチ回路710 を有しており、受信バス108 から
受信した送信応答データを保持し、送信応答データにエ
ラーのビットがある場合に、これをパケット分割回路70
3 およびプロセッサ706 に通知して送信動作を停止させ
る。
示すように、上記実施例の構成にさらに送信応答データ
(SFR) ラッチ回路710 を有しており、受信バス108 から
受信した送信応答データを保持し、送信応答データにエ
ラーのビットがある場合に、これをパケット分割回路70
3 およびプロセッサ706 に通知して送信動作を停止させ
る。
【００６１】図19には本実施例の送信バス、受信バスの
タイムチャートが示されている。この図13において、上
記実施例と異なる点は、受信バス108 にて、それぞれの
受信セル間に送信応答データイネーブル107 に応動し
て、送信応答データが伝送されている点である。
タイムチャートが示されている。この図13において、上
記実施例と異なる点は、受信バス108 にて、それぞれの
受信セル間に送信応答データイネーブル107 に応動し
て、送信応答データが伝送されている点である。
【００６２】次に、本実施例における正常送信時のデー
タの流れを図20に示す。この図において、上記実施例と
同様に送信ノードをノード00、受信ノードをノードN0と
し、１パケットを３セルに分割して送信する場合につい
て説明する。
タの流れを図20に示す。この図において、上記実施例と
同様に送信ノードをノード00、受信ノードをノードN0と
し、１パケットを３セルに分割して送信する場合につい
て説明する。
【００６３】まず、上記実施例と同様にノード00のプロ
セッサ706 が送信開始要求をパケット分割回路703 と送
信権獲得回路704 に要求すると、送信権獲得回路704 は
送信要求線105 に送信要求データSRQDを送出する。これ
により、バスコントローラ０から送信要求応答データSR
RDが折り返され、その送信要求応答データSRRDと送信要
求データSRQDのビット配列が一致し、かつ要求拒否ビッ
ト＝"1" ならば送信権が獲得されて、パケット分割回路
703 に送信指示を伝える。送信指示を受けたパケット分
割回路703 は送信データイネーブル107 が"0" のときに
送信バス109 に対して送信セル(1) を送出する。次い
で、この送信セル(1) をバスコントローラ０が送信バス
109 を介して検出すると、そのセルを受けたFCS チェッ
ク回路807にてFCS 演算が行なわれ、その結果が送信応
答データ作成回路808 に送られる。この際に、送信応答
データ作成回路808 はFCS 演算結果を含む各部からの検
出結果に応動して送信応答データを生成する。この場
合、ATM スイッチ104 からのスイッチビジーが発生して
おらず、バスコントローラ自身も障害を発生しておら
ず、また、送信セル(1) のFCS チェックもエラーを検出
していないので、正常送信の送信応答データ(1)(SWBSY/
FCS="0")が受信バス108 に送出される。
セッサ706 が送信開始要求をパケット分割回路703 と送
信権獲得回路704 に要求すると、送信権獲得回路704 は
送信要求線105 に送信要求データSRQDを送出する。これ
により、バスコントローラ０から送信要求応答データSR
RDが折り返され、その送信要求応答データSRRDと送信要
求データSRQDのビット配列が一致し、かつ要求拒否ビッ
ト＝"1" ならば送信権が獲得されて、パケット分割回路
703 に送信指示を伝える。送信指示を受けたパケット分
割回路703 は送信データイネーブル107 が"0" のときに
送信バス109 に対して送信セル(1) を送出する。次い
で、この送信セル(1) をバスコントローラ０が送信バス
109 を介して検出すると、そのセルを受けたFCS チェッ
ク回路807にてFCS 演算が行なわれ、その結果が送信応
答データ作成回路808 に送られる。この際に、送信応答
データ作成回路808 はFCS 演算結果を含む各部からの検
出結果に応動して送信応答データを生成する。この場
合、ATM スイッチ104 からのスイッチビジーが発生して
おらず、バスコントローラ自身も障害を発生しておら
ず、また、送信セル(1) のFCS チェックもエラーを検出
していないので、正常送信の送信応答データ(1)(SWBSY/
FCS="0")が受信バス108 に送出される。
【００６４】次いで、上記と同様に、ノード00が送信権
を獲得してから送信セル(2) を送出すると、バスコント
ローラ０は上記と同様にして正常送信の送信応答データ
(2)を受信バス108 に送出する。次に、ノード00は、送
信権を獲得してから最終送信セル(3) を送出し、応答タ
イマ回路をスタートする。この場合も、バスコトローラ
０では異常が検出されないので、上記と同様に正常送信
の送信応答データ(3)が受信バス108 を介して返送され
る。
を獲得してから送信セル(2) を送出すると、バスコント
ローラ０は上記と同様にして正常送信の送信応答データ
(2)を受信バス108 に送出する。次に、ノード00は、送
信権を獲得してから最終送信セル(3) を送出し、応答タ
イマ回路をスタートする。この場合も、バスコトローラ
０では異常が検出されないので、上記と同様に正常送信
の送信応答データ(3)が受信バス108 を介して返送され
る。
【００６５】次いで、送信セル(1) がバスコントローラ
Ｎに達すると、上記実施例と同様に受信セル(1) として
受信バス108 に送出される。これを受けたノードN0は受
信セル(1) を正常に受信完了したので、正常受信の受信
応答データ(1) (RCV=1,BSY/SEQ/FCS=0) を送信バス109
に送出する。次いで、バスコントローラＮは送信セル
(1) の送信元アドレス(SA=00) に対応したRFR メモリ80
1 のアドレスに受信応答データ(1) を書き込む。次に、
送信セル(2) がバスコントローラＮに達すると、受信セ
ル(2) として受信バス108 を介してノードN0に送られ
る。この場合もノードN0は受信セル(2) を正常に受信完
了したので、正常受信の受信応答データ(RCV=1,BSY/SEQ
/FCS=0) を送信バス109 に送出する。これを受けたバス
コントローラＮは送信セル(2) の送信元アドレス(SA=0
0) に対応したRFR メモリ801 のアドレスに受信応答デ
ータ(2) を上書きする。次に、送信セル(3) がバスコン
トローラＮに達すると、送信セル(3) のモアビット(M=1
1)が最終セルを示しているので、上記実施例と同様に送
信セル(3) のセルヘッダを最終セルラッチ回路802 に記
憶する。そして、セルが受信セル(3) として受信バス10
8 を介してノードN0に送られる。これを受けたノードN0
は受信セル(3) を正常に受信完了したので、正常受信の
受信応答データ(3) (RCV=1,BSY/SEQ/FCS=0) を生成して
送信バス109 に送出する。これにより、バスコントロー
ラＮは、送信セル(3) の送信元アドレス(SA=00) に対応
したRFR メモリ801 のアドレスに受信応答データ(3) を
上書きする。次いで、応答セル作成回路803 は、最終セ
ルを検出したので、送信元アドレス(SA=00) に対応した
RFR メモリ801 の内容と最終セルラッチ回路802 の送信
元アドレス(SA=00) 受信元アドレス(RA=N0) を入れ替え
て、応答セル(SA=N0,RA=00,RCV=1,BSY/SEQ/FCS=0) を作
成し、送信要求応答データの要求拒否ビットを"0" にし
て、バスコントローラＮに接続するすべてのノードの送
信を止めて、応答セルを入方路Ｎに送出する。
Ｎに達すると、上記実施例と同様に受信セル(1) として
受信バス108 に送出される。これを受けたノードN0は受
信セル(1) を正常に受信完了したので、正常受信の受信
応答データ(1) (RCV=1,BSY/SEQ/FCS=0) を送信バス109
に送出する。次いで、バスコントローラＮは送信セル
(1) の送信元アドレス(SA=00) に対応したRFR メモリ80
1 のアドレスに受信応答データ(1) を書き込む。次に、
送信セル(2) がバスコントローラＮに達すると、受信セ
ル(2) として受信バス108 を介してノードN0に送られ
る。この場合もノードN0は受信セル(2) を正常に受信完
了したので、正常受信の受信応答データ(RCV=1,BSY/SEQ
/FCS=0) を送信バス109 に送出する。これを受けたバス
コントローラＮは送信セル(2) の送信元アドレス(SA=0
0) に対応したRFR メモリ801 のアドレスに受信応答デ
ータ(2) を上書きする。次に、送信セル(3) がバスコン
トローラＮに達すると、送信セル(3) のモアビット(M=1
1)が最終セルを示しているので、上記実施例と同様に送
信セル(3) のセルヘッダを最終セルラッチ回路802 に記
憶する。そして、セルが受信セル(3) として受信バス10
8 を介してノードN0に送られる。これを受けたノードN0
は受信セル(3) を正常に受信完了したので、正常受信の
受信応答データ(3) (RCV=1,BSY/SEQ/FCS=0) を生成して
送信バス109 に送出する。これにより、バスコントロー
ラＮは、送信セル(3) の送信元アドレス(SA=00) に対応
したRFR メモリ801 のアドレスに受信応答データ(3) を
上書きする。次いで、応答セル作成回路803 は、最終セ
ルを検出したので、送信元アドレス(SA=00) に対応した
RFR メモリ801 の内容と最終セルラッチ回路802 の送信
元アドレス(SA=00) 受信元アドレス(RA=N0) を入れ替え
て、応答セル(SA=N0,RA=00,RCV=1,BSY/SEQ/FCS=0) を作
成し、送信要求応答データの要求拒否ビットを"0" にし
て、バスコントローラＮに接続するすべてのノードの送
信を止めて、応答セルを入方路Ｎに送出する。
【００６６】次いで、バスコントローラ０に達した応答
セルは、そのバス10の受信バス108に送出される。ノー
ド00は応答セルを受信したときに応答タイマ回路をスト
ップさせ、応答セルの応答ステータス(RCV=1,BSY/SEQ/F
CS=0) と応答タイムアウト未発生(TMO=0) をデータメモ
リ上の送信ステータスに書き込み、プロセッサ706 に対
して送信完了割り込みを発生する。プロセッサ706 は送
信ステータスをリードして、ノードN0へのデータが正常
に受信完了したことを認識する。
セルは、そのバス10の受信バス108に送出される。ノー
ド00は応答セルを受信したときに応答タイマ回路をスト
ップさせ、応答セルの応答ステータス(RCV=1,BSY/SEQ/F
CS=0) と応答タイムアウト未発生(TMO=0) をデータメモ
リ上の送信ステータスに書き込み、プロセッサ706 に対
して送信完了割り込みを発生する。プロセッサ706 は送
信ステータスをリードして、ノードN0へのデータが正常
に受信完了したことを認識する。
【００６７】次にたとえば、セル(2) の送信時にATM セ
スイッチ104 がスイッチビジーを発生している場合のデ
ータの流れを図21を参照して説明する。図21において
も、上記と同様に、送信ノードがノード00、受信ノード
がノードN0とし、１パケットを３セルに分割して送信す
る場合について説明する。
スイッチ104 がスイッチビジーを発生している場合のデ
ータの流れを図21を参照して説明する。図21において
も、上記と同様に、送信ノードがノード00、受信ノード
がノードN0とし、１パケットを３セルに分割して送信す
る場合について説明する。
【００６８】上記と同様に、ノード00のプロセッサ706
が送信開始要求をパケット分割回路703 と送信権獲得回
路704 とに要求し、送信権獲得回路704 にて送信要求デ
ータSRQDを送信要求線105 に送出してバスコントローラ
０からの要求拒否ビット＝"1" の送信要求応答データSR
RDを受けて、送信権を獲得し、パケット分割回路から送
信セル(1) を送出する。
が送信開始要求をパケット分割回路703 と送信権獲得回
路704 とに要求し、送信権獲得回路704 にて送信要求デ
ータSRQDを送信要求線105 に送出してバスコントローラ
０からの要求拒否ビット＝"1" の送信要求応答データSR
RDを受けて、送信権を獲得し、パケット分割回路から送
信セル(1) を送出する。
【００６９】この送信セル(1) をバスコントローラ０に
て受けた際に、上記と同様にフレームチェックシーケン
スチェック回路807 にてFCS 演算して送信作成回路808
に供給する。この際に、ATM スイッチ104 からのスイッ
チビジーが発生しておらず、バスコントローラ０自身も
障害を発生しておらず、かつ送信セル(1) のFCS チェッ
クもエラーを検出していないので、送信応答データ生成
回路808 は上記と同様に正常送信の送信応答データ(1)
(SWBSY/FCS="0")を受信バス108 に送出する。次いで、
ノードN0にて上記と同様に、送信権を獲得してから送信
セル(2) を送出すると、バスコントローラ０はバスコン
トローラ０自信も障害を発生しておらず、送信セル(1)
のFCS チェックもエラーを検出していないが、ATM スイ
ッチビジーが発生しているので、送信応答データ作成回
路808 はスイッチビジーの送信応答データ(2) (SWBSY="
1",FCS="0") を生成して、受信バス108 に送出する。こ
れにより、ノード00は送信セル(2) に対する送信応答デ
ータ(2) のスイッチビジーをデータメモリ上の送信ステ
ータスにライトして送信動作を終了して、プロセッサ70
6 に対して送信完了割り込みを発生する。プロセッサ70
6 は送信ステータスをリードして、ノードN0へのデータ
が正常に受信完了しなかったことを認識する。以上のよ
うに本実施例によれば、送信応答データを用いることに
より、送信側のバスコントローラで異常を検出したとき
に送信側ノードの上位レイアがエラーを敏速に認識する
ことができ、再送処理、または送信停止処理を高速に行
なうことができる。
て受けた際に、上記と同様にフレームチェックシーケン
スチェック回路807 にてFCS 演算して送信作成回路808
に供給する。この際に、ATM スイッチ104 からのスイッ
チビジーが発生しておらず、バスコントローラ０自身も
障害を発生しておらず、かつ送信セル(1) のFCS チェッ
クもエラーを検出していないので、送信応答データ生成
回路808 は上記と同様に正常送信の送信応答データ(1)
(SWBSY/FCS="0")を受信バス108 に送出する。次いで、
ノードN0にて上記と同様に、送信権を獲得してから送信
セル(2) を送出すると、バスコントローラ０はバスコン
トローラ０自信も障害を発生しておらず、送信セル(1)
のFCS チェックもエラーを検出していないが、ATM スイ
ッチビジーが発生しているので、送信応答データ作成回
路808 はスイッチビジーの送信応答データ(2) (SWBSY="
1",FCS="0") を生成して、受信バス108 に送出する。こ
れにより、ノード00は送信セル(2) に対する送信応答デ
ータ(2) のスイッチビジーをデータメモリ上の送信ステ
ータスにライトして送信動作を終了して、プロセッサ70
6 に対して送信完了割り込みを発生する。プロセッサ70
6 は送信ステータスをリードして、ノードN0へのデータ
が正常に受信完了しなかったことを認識する。以上のよ
うに本実施例によれば、送信応答データを用いることに
より、送信側のバスコントローラで異常を検出したとき
に送信側ノードの上位レイアがエラーを敏速に認識する
ことができ、再送処理、または送信停止処理を高速に行
なうことができる。
【００７０】なお、上記各実施例では、ある特定のパケ
ット交換システムにパケット再送方式を適用した例を説
明したが、応答セルまたは送信応答データ作成手段を有
すれば一般的なLAN システムやATM 交換システムでも適
用可能である。
ット交換システムにパケット再送方式を適用した例を説
明したが、応答セルまたは送信応答データ作成手段を有
すれば一般的なLAN システムやATM 交換システムでも適
用可能である。
【００７１】
【発明の効果】このように本発明のパケット交換方式に
よれば、可変長のパケットを固定長のセルに分割して送
信する場合に、それぞれの固定長セルに対する受信が正
常に終了したか否かを受信側ノードにて受信応答データ
として通信制御装置に送り、これに基づいて応答セルを
生成して送信側ノードに送るので、送信側ノードにて受
信側にて正常に固定長セルを受信したか否かを敏速に把
握することができる。この結果、受信に異常が発生した
場合にもそのパケットの再送処理を迅速に行なうことが
できる優れた効果を奏することができる。
よれば、可変長のパケットを固定長のセルに分割して送
信する場合に、それぞれの固定長セルに対する受信が正
常に終了したか否かを受信側ノードにて受信応答データ
として通信制御装置に送り、これに基づいて応答セルを
生成して送信側ノードに送るので、送信側ノードにて受
信側にて正常に固定長セルを受信したか否かを敏速に把
握することができる。この結果、受信に異常が発生した
場合にもそのパケットの再送処理を迅速に行なうことが
できる優れた効果を奏することができる。
【図１】本発明によるパケット交換方式が適用されるパ
ケット交換システムの一実施例を示すブロック図であ
る。
ケット交換システムの一実施例を示すブロック図であ
る。
【図２】図１の実施例に適用される送受信セルの一例を
示す図である。
示す図である。
【図３】図１の実施例に適用される受信応答データの一
例を示す図である。
例を示す図である。
【図４】図１の実施例に適用される応答セルの一例を示
す図である。
す図である。
【図５】図１の実施例に適用される送信要求データの一
例を示す図である。
例を示す図である。
【図６】図１の実施例に適用される送信要求応答データ
の一例を示す図である。
の一例を示す図である。
【図７】図１の実施例に適用されるノードの詳細を示す
ブロック図である。
ブロック図である。
【図８】図１の実施例に適用されるバスコントローラの
詳細を示すブロック図である。
詳細を示すブロック図である。
【図９】図７によるノードのパケット組立回路の要部
と、受信応答データ作成回路の詳細を示すブロック図で
ある。
と、受信応答データ作成回路の詳細を示すブロック図で
ある。
【図１０】図９のバスコントローラにおける要部の詳細
を示すブロック図である。
を示すブロック図である。
【図１１】図１の実施例におけるバスの信号状態を示す
タイムチャートである。
タイムチャートである。
【図１２】図１の実施例におけるパケット交換方式の動
作を示す方式図である。
作を示す方式図である。
【図１３】図１の実施例におけるパケット交換方式の動
作を示す方式図である。
作を示す方式図である。
【図１４】図１の実施例におけるパケット交換方式の動
作を示す方式図である。
作を示す方式図である。
【図１５】本発明によるパケット交換方式が適用される
ノードの他の実施例を示すブロック図である。
ノードの他の実施例を示すブロック図である。
【図１６】本発明によるパケット交換方式が適用される
バスコントローラの他の実施例を示すブロック図であ
る。
バスコントローラの他の実施例を示すブロック図であ
る。
【図１７】図16の実施例における送信データ作成回路の
詳細を示すブロック図である。
詳細を示すブロック図である。
【図１８】図15および図16の実施例における送信応答デ
ータの一例を示す図である。
ータの一例を示す図である。
【図１９】図15および図16の実施例におけるバスの信号
状態の一例を示すタイムチャートである。
状態の一例を示すタイムチャートである。
【図２０】図15および図16の実施例に適用されるパケッ
ト交換方式の動作を示す方式図である。
ト交換方式の動作を示す方式図である。
【図２１】図15および図16の実施例に適用されるパケッ
ト交換方式の動作を示す方式図である。
ト交換方式の動作を示す方式図である。
100,102 ノード 101,103 バスコントローラ 104 ATM スイッチ 300 受信応答データ 701 パケット組立回路 702 受信応答データ作成回路 703 パケット分割回路 704 送信権獲得回路 706 プロセッサ 708 データメモリ 710 送信応答データラッチ回路 801 受信応答データメモリ 802 最終セルラッチ回路 803 応答セル作成回路 804 バス制御信号インタフェース回路 805 送信要求折返し回路 808 送信応答データ作成回路
Claims (11)
- 【請求項１】 送信側ノードにて可変長の送信情報を固
定長に区切り、それぞれに宛先符号、発信元符号および
順序符号を含むヘッダを付加して固定長セルを形成し、
これら固定長セルを回線を制御する通信制御装置を介し
て受信側ノードに送信し、受信側ノードにてこれら受信
した固定長セルから元の形態の送信情報を再生するパケ
ット交換方式において、該方式は、 送信側ノードから複数の固定長セルを通信制御装置を介
して順次受信側ノードに送信する際に、 前記通信制御装置にて、そのヘッダの順序符号を検出し
て、該順序符号に基づいて送信情報を固定長に分割した
際の最終のセルを表わす固定長セルを検出してその最終
セルを取り込んで記憶しておき、 前記受信側ノードにて、前記通信制御装置を介して固定
長セルを受信した際に固定長セルのそれぞれに対して、
そのセルの受信が該ノードにて正常に終了したか否かを
示す受信応答データを生成し、該生成した受信応答デー
タをそれぞれの固定長セルの受信毎に前記通信制御装置
に返送し、 さらに、受信ノードから受信応答データを受けた通信制
御装置にて、それぞれの受信応答データを順次蓄積し
て、最終セルに対する受信応答データを受けた際に、こ
れら蓄積した受信応答データの内容およびあらかじめ記
憶した最終セルに基づいて受信側ノードでの固定長セル
の受信状態を表わす応答セルを形成して送信側ノードに
返送し、 応答セルを受信した送信側ノードにて、応答セルに含ま
れる受信側ノードでの受信状態をデータを記憶するメモ
リに書き込んで、固定長セルの送信が正常に終了したか
否かを制御プロセッサに通知することを特徴とするパケ
ット交換方式。 - 【請求項２】 請求項１に記載のパケット交換方式にお
いて、前記通信制御装置は、応答セルを送信側ノードへ
送出する際に、該応答セルと送信側ノードからの送信セ
ルとが衝突しないように配下に接続されているすべての
ノードの送信権獲得要求を拒否することを特徴とするパ
ケット交換方式。 - 【請求項３】 請求項１に記載のパケット交換方式にお
いて、受信側ノードにて、最終の固定長セルを受信する
前に、その先頭または途中の固定長セルを受信した場合
に受信エラーを検出した際に、受信側ノードはエラー検
出した固定長セルを含むそれ以降に受信した固定長セル
を廃棄して、エラー検出した固定長セル以降の固定長セ
ルのそれぞれに対する廃棄用の受信応答データを生成し
て前記通信制御装置に送出することを特徴とするパケッ
ト交換方式。 - 【請求項４】 請求項１に記載のパケット交換システム
において、前記通信制御装置は、廃棄用の受信応答デー
タを受信ノードから受信した場合を除き、受信側ノード
からの受信応答データを順次更新して記憶することを特
徴とするパケット交換方式。 - 【請求項５】 請求項１に記載のパケット交換方式にお
いて、送信側ノードは、固定長セルを送信する場合に、
その最終の固定長セルを送出した際に所定の時間を計時
するタイマ回路をスタートさせて、前記通信制御装置か
ら応答セルを受信したときにその計時を止めて送信完了
し、その際に、計時開始後、応答セルを一定時間内に受
信しなかった場合には応答タイムアウトを発生させて、
その状態をデータを記憶するメモリに書き込み、固定長
セルの送信が正常に終了していないことを制御プロセッ
サに通知することを特徴とするパケット交換方式。 - 【請求項６】 請求項１に記載のパケット交換方式にお
いて、前記通信制御装置は、送信側ノードから送出され
た固定長セルを回線を介して受けたときに、該装置にて
それぞれの固定長セルを正常に検出したか否かを示す送
信応答データを生成し、該送信応答データをそれぞれの
固定長セルの検出毎に送信側ノードに返送し、 該送信応答データを受けた送信側ノードでは、送信応答
データに通信制御装置が検出した異常が示されていた場
合に、異常の内容をデータを記憶するメモリに書き込
み、その内容を制御プロセッサに通知することを特徴と
するパケット交換方式。 - 【請求項７】 複数のノードが通信制御装置にて制御さ
れる回線に接続されて、それぞれのノード間にて通信制
御装置を介してパケット通信を行なうパケット交換シス
テムにおいて、該システムは、 前記ノードのそれぞれに、送信処理および受信処理をそ
れぞれ制御する制御プロセッサと、送信するデータおよ
び受信したデータを記憶するデータメモリと、該データ
メモリから送信するデータを読み出し、その可変長の送
信データを固定長に区切り、それぞれに宛先符号、発信
元符号および順序符号を含んだヘッダを付加して固定長
セルを形成して送信するパケット送信手段と、これら固
定長セルを受信した際にハード的にラッチして元の形態
の情報に再生して前記データメモリに書き込むパケット
受信手段と、該パケット受信手段にて固定長セルを受信
した際にその受信が正常に終了したか否かを示す受信応
答データを生成して送出する受信応答データ送出手段と
を設け、 前記通信制御装置に、送信側ノードから送信している固
定長セルのうち最終セルを検出して記憶する最終セル記
憶手段と、受信側ノードの受信応答データ生成手段から
送出された受信応答データを受けて記憶する受信応答デ
ータ記憶手段と、前記受信応答データ記憶手段および最
終セル記憶手段に記憶したデータに基づいて受信応答デ
ータの内容を含む応答セルを生成して送出する応答セル
送出手段とを設け、 それぞれのノードのパケット送信手段は、固定長セルを
送信した後に通信制御装置からの応答セルを受信して、
その応答セルに含まれる受信側ノードでの受信状態を前
記データメモリに書き込み、固定長セルの送信が正常に
終了したか否かを制御プロセッサに通知することを特徴
とするパケット交換システム。 - 【請求項８】 請求項７に記載のパケット交換システム
において、前記通信制御装置は、応答セルを送信側ノー
ドへ送出する際に、該応答セルと送信側ノードからの送
信セルとが衝突しないように配下に接続されているすべ
てのノードの送信権獲得要求を拒否する回線制御手段を
有することを特徴とするパケット交換システム。 - 【請求項９】 請求項７に記載のパケット交換方式にお
いて、それぞれのノードのパケット受信手段は、最終の
固定長セルを受信する前に、その先頭または途中の固定
長セルを受信した際に受信エラーを検出した場合、エラ
ー検出した固定長セルを含む、それ以降に受信した固定
長セルを廃棄し、前記受信応答データ送出手段は、パケ
ット受信手段にて固定長セルを廃棄した際に、エラーを
検出した固定長セル以降の固定長セルに対する廃棄用の
受信応答データを生成して前記通信制御装置に送出する
ことを特徴とするパケット交換システム。 - 【請求項１０】 請求項１に記載のパケット交換システ
ムにおいて、前記送信ノードは、パケット送信手段にて
送信する際に、最終の固定長セルを送出したときに応答
タイマ回路をスタートさせ、応答セルを受信したときに
応答タイマ回路を止めて送信を完了し、その際に、応答
タイマ回路スタート後、応答セルを一定時間内に受信し
なかった場合に応答タイムアウトを発生させ、応答タイ
ムアウトの送信ステータスをデータメモリ書き込むこと
を特徴とするパケット交換システム。 - 【請求項１１】 請求項７に記載のパケット交換システ
ムにおいて、該システムは、さらに前記通信制御装置
に、送信側ノードから送出された固定長セルを回線を介
して受けたときに、該装置にてそれぞれの固定長セルを
正常に検出したか否かを示す送信応答データを生成し、
該送信応答データをそれぞれの固定長セルの検出毎に送
信側ノードに返送する送信応答データ送出手段を設け、 それぞれのノードに、通信制御装置からの送信応答デー
タを受けてその内容をデータメモリに書き込み、固定長
パケットが正常に送信されているか否かを制御プロセッ
サに通知する送信応答データ受信手段を設けたことを特
徴とするパケット交換システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18158994A JP2848784B2 (ja) | 1994-08-02 | 1994-08-02 | パケット交換方式 |
| EP19950111775 EP0697777A2 (en) | 1994-08-02 | 1995-07-26 | Method for cell transmission aknowledge |
| CA 2154992 CA2154992A1 (en) | 1994-08-02 | 1995-07-28 | Packet switching system enabling a source node to confirm a receipt of a cell by a destination |
| US08/509,901 US5740373A (en) | 1994-08-02 | 1995-08-01 | Packet switching system having communication control unit for sending acknowledgment to the source upon receiving the receive response data associated with the last cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18158994A JP2848784B2 (ja) | 1994-08-02 | 1994-08-02 | パケット交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846644A true JPH0846644A (ja) | 1996-02-16 |
| JP2848784B2 JP2848784B2 (ja) | 1999-01-20 |
Family
ID=16103458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18158994A Expired - Fee Related JP2848784B2 (ja) | 1994-08-02 | 1994-08-02 | パケット交換方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5740373A (ja) |
| EP (1) | EP0697777A2 (ja) |
| JP (1) | JP2848784B2 (ja) |
| CA (1) | CA2154992A1 (ja) |
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