JPH0482326A - Ｂｃｈ符号の誤り訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、２誤り訂正可能なりＣＨ符号の誤り訂正装
置に関し、特に短縮化巡回ＢＣＨ符号の復号に好適なり
ＣＨ符号の誤り訂正装置に関する。

（従来の技術） 衛星放送では、テレビ音声をディジタル化して伝送して
おり、直接受信による高画質と合せて、高音質の放送を
視聴者に提供している。このテレビ音声のディジタル音
声伝送では、ＢＣＨ符号と呼ばれる誤り訂正符号が用い
られている。

ＢＣＨ符号は、巡回符号に属する符号であり、ＢＣＨ符
号の符号器と復号器は生成多項式Ｇ（Ｘ）を除数とする
割り算回路になっている。そして、求めるものは商では
なくてその余りであるのが特徴となっている。ＢＣＨ符
号の中で２誤り訂正可能なものは、生成多項式〇　（Ｘ
）として、αを根として持つ最小多項式Ｇ＋　　（Ｘ）
とＧ３を根として持つ最小多項式Ｇ３　　（Ｘ）との積
、即ち、Ｇ　（Ｘ）＝Ｇｔ　　（Ｘ）　　・Ｇ３　　（
Ｘ）として得られる。送信側では、情報ビットを生成多
項式Ｇ（Ｘ）で割って、その余りを検査ビットとして情
報ビットとともに送っている。この情報ビットと検査ビ
ットからなる送信符号Ｈ（ＢＣＨ符号）をＲ（Ｘ）とす
る、ここで、伝送系の雑音によってＢＣＨ符号に誤りを
生じる場合がある。この雑音系列をＥ　（Ｘ）と仮定す
ると、受信符号語Ｒ′　（Ｘ）は、Ｒ′　（Ｘ）　−Ｒ
（Ｘ）＋Ｅ　（Ｘ）・・・■と表すことができる。

式■において、受信符号語Ｒ′　（Ｘ）に誤りがなけれ
ば、Ｅ　（Ｘ）＝Ｏとなって、Ｒ′　（Ｘ）は最小多項
式Ｇ１　（Ｘ）及びＧ３　　（Ｘ）で割り切れる。一方
、受信符号語Ｒ′　（Ｘ）は、０でないＥ　（Ｘ）を含
む場合に、割り切れず余りを生じる。

これを式に表すと、 となる。

即ち、受信符号語Ｒ’　　（Ｘ）を最小多項式Ｇ１　（
Ｘ）及びＧ３（Ｘ）で割ると余りはそれぞれＳｌ及びＳ
３となる。これらＳｌ、Ｓ３はシンドロームと呼ばれて
いる。今、２個のと・ント誤りが受信符号語Ｒ’　　（
Ｘ）のｉ桁目、ｊ桁目に発生したと仮定し、γｊとγｊ
を未知の拡大ガロア体ＧＦ　（２”　）の元として、 と表すことができる。連立方程式■を変形すると、 となる、とすると、γｉとγｊは共に以下に示す多項式
（誤り位置方程式）σ（Ｘ）の根として与えられる。

σ（Ｘ）＝Ｘ　　＋ＳＩ　Ｘ＋　（Ｓｌ　２＋Ｓ３／Ｓ
＋）＝Ｏ・・・■ このような式■に拡大ガロア体ＧＦ（２＞の７Ｃ（α　
、Ｇ１　　　　　Ｇ３．・・・）を代入してい、　α　
　　。

けば、根はγ１＝α　、γｊ＝αｊとして直ちに求めら
れる。このときのα　、αｊのそれぞれの次数ｉ、ｊが
誤りの位置となる。これらの位置のビットを反転させれ
ば、受信符号語の誤り訂正を行うことができる。

一方、受信符号語の誤りが１つの場合は、ＳにＲ”　　
（α）＝γ ５３＝Ｒ”（α　）＝γ、３　　−、、■となる。とす
ると、５１３−８３となり、Ｓ１２＋Ｓ３／Ｓ、＝Ｏと
なる。この式を式■に代入すると、 σ（Ｘ）＝Ｘ”　＋Ｓｔ　Ｘ＝Ｏ・・・■となる。ここ
でＸ＝０は拡大ガロア体ＧＦ（２）に含まれないので、 σ（Ｘ）＝Ｘ＋Ｓｌ　＝Ｑ・・■ となる。とすると、２誤りの時と同様に、式■に拡大ガ
ロア体ＧＦ　（２１１＞の７１：（α　、Ｇ１−　　　
　〇 Ｇ２．Ｇ３．・・・）を代入していけば、根はγｉ−α
　として直ちに求められる。このときの次数ｉが誤りの
位置となる。

復号過程は、上に述べたように、シンドロームＳ１　（
Ｘ）、Ｓ３　　（Ｘ）を求メルシントローム演算の過程
、式■に示した位置方程式σ（Ｘ）の係数を求める演算
の過程、式■に拡大ガロア体ＧＦ（２ｍ）の元を代入し
て誤、り位置を求める演算の過程、誤り位置のビットを
反転することにより誤り訂正を行う過程の４段階に分け
られる。これらの過程を実現する方法は種々考案されて
いる。ここで、Ｓ３／ＳＬの演算は割り算なので困難で
ある。これに対応して特公昭５５−２５７４６号公報に
記載されているように、Ｓ３／Ｓｌの演算結果をＲＯＭ
に書き込んでおく方法がある。また、別の方法として、
Ｓ３／Ｓｔの演算を避けるために、特開昭６１−２８１
７２０号公報に記載されているように、誤り位置方程式
の項すべてに８１をｍけて６　（Ｘ）　−５ＩＸ２　＋
Ｓ＋　２Ｘ＋（Ｓ＋　”　＋５３　）　−〇として解く
方法もある。

方、誤りの位置方程式σ（Ｘ）を解く方法としては、チ
ェーンサーチ法と呼ばれるものがある。これは、上記拡
大ガロア体ＧＦ（２＞の元（α０α１　α２　α３．・
・・）を次数の高い方から順次代入していき根を求める
ことである。そして、この根を求めると同時に一部バッ
ファに蓄えておいた受信符号語Ｒ′　（Ｘ）を順次読出
しながら誤りの訂正を行っている。

従来、このような方法を用いて復号過程の簡略化を行っ
ていた。ここで、ＢＣＨ符号は、生成多項式Ｇ（Ｘ）の
次数をｍとするとき、その符号ビット長には２１−１で
与えられる。検査と・ント数は２ｍであるから、情報ビ
ットの長さは２−１−２ｍで与えられる。ところで実際
の応用では、（情報＋検査）ビット数が符号ビ・ント長
により少ない場合がある。この様な場合のＢＣＨ符号は
、短縮化巡回ＢＣＨ符号と呼ばれている。この場合、短
縮化したビットのデータに０を挿入して処理すれば、短
縮化していないＢＣＨ符号とまったく同様のものとして
扱える。

ところで、短縮化巡回ＢＣＨ符号の復号において誤り位
置演算回路でガロア体の元を順次代入する方法をとる場
合、短縮化に関わらず本来の符号長２１Ｉｌ−１回の演
算を行わなければならない。すなわち、短縮化し実際に
データの伝送を行わなかったにも関わらず、０を挿入し
た部分の誤りのテストも行わなければならないからであ
る。このことが、処理の高速化、回路の簡略化の障害と
なりていた。

（発明が解決しようとする課題） 前記した従来のＢＣＨ符号誤り訂正装置では、短縮化巡
回ＢＣＨ符号の復号において、誤り位置演算回路でガロ
ア体の元を順次代入する方法をとった場合、短縮化し実
際にデータの伝送を行わなかったにも関わらず、その部
分の誤りのテストも行わなければならない。このため、
処理の高速化、回路の簡略化が困難になっていた。

そこで、本発明は、前記の問題点を除去し、短縮化した
誤りの部分をスキップし、誤り位置演算回路の演算回数
を削減することができるＢＣＨ符号誤り訂正装置の提供
を目的とする。

［発明の構成］ （課題を解決するための手段） 第１の発明は、短縮化巡回ＢＣＨ符号の受信系列からシ
ンドロームＳ１及びＳ３を計算するシンドローム演算回
路と、Ｓ１２を計算する回路と、Ｓ１３を計算する回路
と、（Ｓ１３＋Ｓ３）を計算する回路と、誤り位置多項
式σ（Ｘ）＝Ｓ１α−２ｔ　ｘ　２　＋ｓ　１２α−１
ｘ＋　（ｓｔ　３＋Ｓ３　）にガロア体の元を順次代入
して誤り位置を求め、この誤り位置のビットを反転させ
ることにより、短縮化巡回ＢＣＨ符号の誤りを訂正する
回路手段とを具備したことを特徴とする。

第２の発明は、短縮化巡回ＢＣ）（符号の受信系列から
シンドロームＳ１及びＳ３をそれぞれ計算するシンドロ
ーム演算回路と、Ｓ１２を計算する回路と、Ｓ３　／Ｓ
ｔを計算する回路と、（Ｓ１２＋Ｓｇ／Ｓ１）を計算す
る回路と、誤り位置多項式σ（Ｘ）＝α　　Ｘ　　＋Ｓ
ｌα−’Ｘ＋（Ｓｌ”＝２ｔ　　　２ ＋Ｓ３／Ｓ１）にガロア体の元を順次代入して誤り位置
を求め、この誤り位置のビットを反転させることにより
、短縮化巡回ＢＣＨ符号の誤りを訂正する回路手段とを
具備したことを特徴とする。

（作用） 第、１の発明によれば、誤り位置多項式としてｄ　（Ｘ
）＝Ｓ１　ａ　　　Ｘ　　＋Ｓ１２ａ−”Ｘ＋２ｔ　　
２ （Ｓｔ”＋Ｓ３）を用いることにより、代入したガロア
体の元よりもｔビット先の演算結果が得られるので、短
縮化巡回ＢＣＨ符号の短縮化した部分をスキップして、
誤りを訂正できる。

第２の発明によれば、誤り位置多項式として一２ｔ　　
２　　　　−ｔ σ（Ｘ）＝α　　ｘ　　＋Ｓｌα　Ｘ＋　（Ｓｔ　”　
＋Ｓ３／Ｓ！＞を用いることにより、第１の発明と同様
に短縮化巡回ＢＣＨ符号の短縮化した誤りの部分をスキ
ップして、誤りを訂正することができる。

（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明する
。第１図は本発明に係るＢＣＩ（符号誤り訂正装置の一
実施例を示すブロック図である。

第１図において、符号ｌは、ｔビット短縮化された短縮
化巡回ＢＣＨ符号の受信系列が入力される入力端子を示
す、受信系列がシンドロームＳ１演算回路２及びシンド
ロームＳ３演算回路３に供給され、シンドロームＳ１及
びシンドロームＳ３が生成される。シンドロームＳ１は
５１＝０検出回路４に供給される。この５１＝０検出回
路４は、シンドロームＳ１の各要素の全てが“０”の時
、即ち、誤りが無いときに、論理“１″　（ハイレベル
）、それ以外の時論理“Ｏ”　（ローレベル）の検出信
号を発生する。この検出信号は否定回路５に供給される
。

シンドロームＳ１は、二乗回路６及び乗算回路７に供給
され、Ｓｌ　及びＳ１３がそれぞれ計算される。乗算回
路７は、後述するように１，２と８１　とを乗算するこ
とによりＳ１３を算出すす る構成とされる。シンドロームＳ３及びＳ１３が加算回
路８に供給され、（Ｓ１３＋−３３）が算出される。ま
た、シンドロームＳ１は、α−２１乗算−２を 回路９に供給され、Ｓ１α　　が算出される。二東回路
６からのＳｌ　は、α−１乗算回路１０に供給され、Ｓ
１２α−１が算出される。

上述のようにして、誤り多項式σ（Ｘ）＝−２ｔ　　２
　　　２　−ｔ Ｓ１α　　ｘ　　＋ｓ１　　α　Ｘ＋　（Ｓｔ　３＋Ｓ
３　）−２ｔ　　　　２−ｔ３ ＝０の係数Ｓ１α　　、ｓｌ　　α　、Ｓｌ　十Ｓ３の
各々が得られ、これらの係数が誤り位置演算回路１１に
供給される。誤り位置演算回路１１は、２ｔ　　２ 誤り位置多項式σ（Ｘ）＝Ｓｔα　　Ｘ　＋Ｓ１２α−
ｔｘ＋（Ｓｔ　３＋Ｓ３　）＝ｏの根をチェーンサーチ
法で求め、誤り位置を検出する。誤り位置演算回路１１
の出力は誤り位置多項式σ（Ｘ）＝Ｏのとき誤り訂正を
行うため論理“１”を発生し、誤り位置多項式σ（Ｘ）
がＯに等しくないとき誤り訂正を行わないための論理“
０”を発生する。

誤り位置演算回路１１からの出力が否定回路５の出力と
ともに、ＡＮＤゲート１３に供給される。否定回路５の
出力は、ｓｌ　＝ｏ検出回路４によって、シンドローム
Ｓ１の各要素の全てが“０゛°のとき“０”となる、こ
こでＳｒ　＝０の場合には、式■。

■から５２＝０が成り立つ。Ｓｔ　＝ｓ２　＝ｏの場合
には、誤り位置多項式の演算結果が式σ（Ｘ）＝０とな
り、誤り位置演算回路１１は、誤って誤り位置信号を発
生する。この正しくない誤り位置信号を禁止するために
、ＡＮＤゲート１３が設けられている。

ＡＮＤゲート１３を介した“１°゛の誤り位置信号がエ
クスクル−シブＯＲゲート（以下ＥＸ−ＯＲゲートと称
する）１４に供給される。ＥＸ−ＯＲゲート１４は、誤
り位置と対応して発生する誤り位置信号により、バッフ
ァ回路１５からの受信系列のビットが反転される。ＥＸ
−ＯＲゲート１４からの誤り訂正がされたデータ系列が
出力端子１６に導出する。バッファ回路１５は、誤り位
置が検出されるのに必要な時間、受信系列を遅延させる
。

この実施例は、例えば（３１，２１）　ＢＨＣ符号の復
号に対して適用できる。３１は符号長、２１は情報ビッ
ト長、最小距離は５である。従って、２ビツト以下の誤
りを訂正できる。この符号の生成多項式は、 Ｇ　（Ｘ）＝　（Ｘ５＋Ｘ２＋１）（Ｘ５＋ｘ’　＋Ｘ
３＋Ｘ２＋１） ＝Ｘ１０＋Ｘ９＋Ｘ８＋Ｘ６＋Ｘ５＋ Ｘ３＋１ テ’ｌ＞ル、ａヲ（Ｘ”　＋Ｘ”　＋　１　＝Ｏ）　（
１）根）ニー　１．りとき、α３を根として持つ最小多
項式は、＜　ｘ　５十Ｘ４＋Ｘ３＋Ｘ２＋１）である。

（Ｘ５＋Ｘ２＋１＝Ｏ）で与えられるガロア体ＧＦ　（
２”　’）の元は、以下の通りである。

（以下余白） 第１表 第１表 第２図は、シンドロームＳ１を計算するシンドロームＳ
１演算回路２の一例を示す。シンドロームＳ１は、受信
符号語 ７’　（Ｘ）　＝７ｏ　＋ｒＩＸ＋−＝ｙ３ｏＸ３０に
対して、γ（αｊ）を計算することで求められる。

シンドロームＳ１演算回路２は、γ（α）を計算する回
路である。第２図に示すように、入力端子２１からの受
信系列Ｒ（７３０，７２９，−７１。

γ０）に対して１クロツクの遅延量を持つフリップフロ
ップ２２．２３．２４．２５．２６が縦続接続される。

多項式（Ｘ５＋ｘ２＋１）の場合には、入力端子２１と
フリップフロップ２２との間にＥＸ−ＯＲゲート２７が
挿入される。ＥＸ−ＯＲゲート２７は（ｍ。

ｄ・２）の加算回路である。

（ｍｏｄ・２）の加算は、 ＯΦ　０＝０ ０　■　１＝１ １　■　０＝１ １　■　１＝０ である。

また、フリップフロップ２３とフリップフロップ２４と
の間にＥＸ−ＯＲゲート２８が挿入される。これらのＥ
Ｘ−ＯＲゲート２７．２８の各々には、フリップフロッ
プ２６の出力がフィードバックされる。

上述の入力端子２１に１”を入力し、順次、フリップフ
ロップ２２．２３．２４．２５．２６からなるシフトレ
ジスタをシフトさせると、α　、α　、・・α３０の２
進数表現が各フリップフロップから出力される。従って
、入力端子２１に受信系列γ３゜γ２９．・・・γ１．
γ０を順次入力することにより、シンドロームＳ１　（
ａｏ、　ａｌ　、ａ２．ａ３ａ４）が得られる。

第３図は、シンドロームＳ３を計算するシンドロームＳ
３演算回路３の一例を示す。シンドロームＳ３演算回路
３は、γ（α３）を計算する回路である。５個のフリッ
プフロップ３２．３３．３４．３５゜３６が縦続接続さ
れる。多項式（Ｘ”　＋Ｘ’　＋Ｘ３＋Ｘ２＋１）の場
合には、入力端子３１とフリップフロップ３２との間に
ＥＸ−ＯＲゲート３７が挿入される。また、フリップフ
ロップ３２とフリップフロップ３３との間にはＥＸ−Ｏ
Ｒゲート３８が挿入され、フリップフロップ３３とフリ
ップフロップ３４との間にはＥＸ−ＯＲゲート３９が挿
入され、フリップフロップ３４とフリップフロップ３５
との間には、ＥＸ−ＯＲゲート４０が挿入される。これ
らのＥＸ−ＯＲゲー）３７．３８．３９．４０の各々に
は、フリップフロップ３６の出力がフィードバックされ
る。

従って、入力端子３１に受信系列Ｒ（γ３０．γ２９・
・γ１．γ０）を順次入力することにより、シンドロー
ムＳ１　（ｄ＋Ｓ．ｄｌ、ｄ２．ｄ３．ｄ４）が得られ
る。

第４図は、シンドロームＳ１　（ａｏ　、ａｔａ２．ａ
３．ａ＋　）の二乗を計算する二乗回路６の一例を示す
。二乗回路６は、ａＯ及びａ４が入力されるＥＸ−ＯＲ
ゲート４１とａｌ及びａ４が入力されるＥＸ−ＯＲゲー
ト４２とａ３及びａ４が入力されるＥＸ−ＯＲゲート４
３とから構成される。

Ｓ１２を（ｂｏ　、ｂｌ、ｂ２　、ｂ３　、ｂ４　）と
すると、ＥＸ−ＯＲゲート４１からｂＯが出力され、Ｅ
Ｘ−ＯＲゲート４２からｂ２が出力され、ＥＸＯＲゲー
ト４３からｂ３が出力され、ａ２がｂ４として出力され
、ａ３がｂｌとして出力される。

上述の二乗回路６によって、シンドローム５１（ａｏ　
、ａ＋　、α２＋　ａ３．ａ＋　）の二乗を計算できる
ことを以下に説明する。

Ｓｌ　　＝ａ、４　ａ　　＋ａ３　α３＋ａ２　α２＋
ａ１α　＋ａｏａＯ ８１２＝ｂ４α８＋ｂ３α６＋ｂ２α４＋ｂ１α２＋ｂ
ｏα０ と表す。ここで、α　、α　は表１を用いて次に示すよ
うにα４以下の次数に置き変えることかできる。

Ｓ、　２＝ｌ）４α４＋（ｂ４＋ｂ３）α３＋（ｂ＋　
＋ｂｔ　）α２＋ｂ３α１十 （ｂ＋　＋ｂｏ　）α０ ここで、ＥＸ−ＯＲゲー）４１．４２．４３は、それぞ
れ各要素の加算（ｂ＋　＋ｂｏ　）、（ｂ＋　＋ｂ１）
、（ｂ＋＋ｂ３　）を行っているので、二乗回路６がシ
ンドロームＳ１の二乗を計算できることは明らかである
。

第５図は、乗算回路７の一例の構成を示す。５１は、シ
ンドロームＳ１演算回路２により計算されたシンドロー
ムＳ１　（ａｏ、ａｌ、α２＋　ａ３゜ａ＋）の入力端
子を示す。シンドロームＳ１は（ｍｏｄ−２）の乗算を
行うＡＮＤ回路５２．５３５４、５５．５６に一方の入
力として供給される。

ｍｏｄ・２の乗算は、 ０００＝０ ００１＝１ １００＝１ １０１＝０ である。ＡＮＤ回路５６．５５．５４．５３．５２には
、その他方の入力としてそれぞれＳ１２　（ｂｏ　、ｂ
ｔｂ２．ｂ３．ｂ＋＞が供給される。ＡＮＤ回路５３５
４、５５．５６の出力はそれぞれ加算回路５７．５８．
５９６０には一方の入力として供給される。ＡＮＤ回路
５２の出力はα乗算回路６１に供給され、α乗算回路６
１の出力は加算回路５７に他方の入力として供給される
。加算回路５７の出力はα乗算回路６２に供給され、α
乗算回路６２の出力は加算回路５８に他方の入力として
供給される。加算回路５８の出力はα乗算回路６３に供
給され、α乗算回路６３の出力は加算回路５９に他方の
入力として供給される。加算回路５９の出力はα乗算回
路６４に供給され、α乗算回路６４の出力は加算回路６
０に他方の入力として供給される。加算回路６０からは
、Ｓ１３　（Ｃｏ、Ｃ１ｃ２　、　Ｃ３、Ｃ４＞が出力
される。即ち、乗算回路７はＳ１２と８１とを乗算する
構成である。

上述の乗算回路７によって、ガロア体上の２つの元Ａ、
Ｂの積Ｃを乗算できることを以下に説明する。

Ａ＝ａ４　ａ　　＋ａ３　ａ　　＋ａ２　ａ２＋ａ１　
ａ’＋ａ□ Ｂ＝ｂ４α　＋ｂ３α３＋ｂ２α２＋ｂ１α１＋ｂＯ と表す、この両者の積は、下記に示すものとなる。

Ｃ＝ＡＸＢ （Ｃ４ａ　　＋ａ３　ａ３＋ａ２　ａ２＋ａ、ａ’＋ａ
ｏ）ｘ（ｂ４ａ　＋ｂ３ａ３＋ｂ２ａ２＋ｂｌα’　＋
ｂ（１） ＝　（Ｃ４ｂ４　ａ　＋ａ３　ｂ４　ａ　＋ａ２　ｂ４
　ａ２＋ａ１ｂ４　ａ’　＋ａＯｂ４　）ａ’　＋　（
Ｃ４ｂ３α４＋ａ３　ｂ３　ａ３＋ａ２　ｂ３　ａ２＋
ａ１　ｂ３　ａ１＋ａ（＋　ｂ３　）　Ｃ３十（Ｃ４ｂ
２　ａ’　＋ａ３　ｂ２　ａ３＋ａ２　ｂ２　ａ２＋ａ
１　ｂ２　ａ’　＋ａ（１ｂ２　＞ａ２＋　（Ｃ４ｂ１
ａ’　十ａ３　ｂ１ａ３＋ａ２　ｂ１’ａ２十 ａ１　ｂ１ａ’　±ａｏｂ１　）ａ１＋ａ４　ｂＯａ’
　＋ａ３　ｂＯａ３十 ａ２　ｂｏａ２＋ａ１　ｂＯａ’　＋ａｏｂ□−６４　
ａ４＋ｃ３　ａ３＋ｃ２　ａ２＋ｃ１　ａ’　＋Ｏ となる。

ＡＮＤ回路５２．加算回路５７．５８．５９の出力はα
乗算回路６１．６２．６３．６４によってαが乗算され
る。

ＡＮＤ回路５２の出力Ｃ４は、 Ｃ４＝Ｃ４ α乗算回路６１による乗算により加算回路５７の出力Ｃ
３は、 Ｃ３＝Ｃ４ａ’　＋ｃ３ α乗算回路６２による乗算により加算回路５８の出力Ｃ
２は、 Ｃ２−（。４　ａ１＋ｃ３　）ａ１＋ｃ２Ｃ２＝Ｃ４α
　＋Ｃ３α　＋Ｃ２ α乗算回路６３による乗算により加算回路５９の出力Ｃ
１は、 Ｃ１−（Ｃ４ａ２＋ｃ３　ａ’　＋−Ｃ２）ａ１＋ｃ１ ｃ１＝ｏ４ａ３＋ｃ３ａ２＋。２ａ１＋。１α乗算回路
６４による乗算により加算回路６０の出力Ｃｏは、 Ｃｏ　＝　（Ｃ４α３＋Ｃ３α２＋Ｃ２α１＋Ｃ１）ａ
１＋ｃ。

Ｃ□　＝Ｃ４ａ’士。３　ａ３＋ｃ２　ａ２＋。１ａ１
＋ｃ。

となり演算が完了する。

第６図は、シンドロームＳ１　（ａｏ　、ａｔ　。

Ｃ２，Ｃ３，ａｔ　）とｂ４とを乗算するＡＮＤ回路５
２の一例を示す。ＡＮＤ回路５２は、ａＱ及びｂ４が入
力されるＡＮＤゲート７１とａｌ及びｂ４が入力される
ＡＮＤゲート７２とＣ２及びｂ４が入力されるＡＮＤゲ
ート７３とＣ３及びｂ４が入力されるＡＮＤゲート７４
とＣ４及びｂ４が入力されるＡＮＤゲート７５とから構
成される。出力Ｓｔ　ｂ４を（ｅｏ　、ｅｌ、Ｃ２，Ｃ
３，ｅｌ　）とすると、ＡＮＤゲート７１．７２．７３
．７４．７５から、それぞれｅｏ　、ｅｌ　、Ｃ２、Ｃ
３、Ｃ４が出力される。

上述のＡＮＤ回路５２によって、シンドロームＳ＋　　
（ａｏ、ａｔ　、Ｃ２，Ｃ３，Ｃ４）とｂ４とを乗算し
、（ｅｏ、ｅｌ　、Ｃ２、Ｃ３＋　ｅｘ　）（ａｏ　ｂ
＋　、ａｔ　ｂ＋　、Ｃ２ｂ４　、Ｃ３ｂ４　。

ａｔ　ｂ＊　）を出力できることは明らかである。尚、
他のＡＮＤ回路５３．５４．５５．５６もＡＮＤ回路５
２と同様の構成となっている。

第７図は、ＡＮＤ回路５２の出力にαを乗算するα乗算
回路６１の一例を示す、α乗算回路６１は、ｅｌ及びｅ
４が入力されるＥＸ−ＯＲゲート７０により構成される
。出力Ｓｌ　ｂ４αを（ｆＯ，ｆ、。

Ｉ２．Ｉ３．ｆ＋）とすると、ＥＸ−ＯＲゲート１０か
らＩ２が出力され、ｅｏ、ｅ２．ｅａ、ｅ４がそれぞれ
ｆｌ、Ｉ３．ｆ＜、ｆｏとして出力される。

即ち、α（ｅＯ＋ｅ１α十ｅ２α２＋ｅ３α３十ｅ４α
４） ”ｅＱα十ｅ１α２＋ｅ２α３＋ｅ３α４十ｅ４α５ ＝ｅＯα十ｅ１α２＋ｅ２α３＋ｅ３α４＋ｅ４　（α
２＋α０） ＝ｅ４　＋ｅＯα十（ｅ１＋ｅヰ）α２＋ｅ２α３十ｅ
３α４ ｆｏ＋ｆ１　ａ十ｆ２　ａ２　＋ｆ３　ａ３　＋ｆ４　
ａ４となる。

上述のα乗算回路６１によって、ＡＮＤ回路５２の出力
（ｅｏ、ｅｔ　、ｅ２．ｅａ、ｅ＋）とαとを乗算して
、（ｆｏ、ｆ＋　、Ｉ２．Ｉ３．ｆ＋）を出力できるこ
とは明らかである。尚、他のα乗算回路６２．６３．６
４．６５もα乗算回路６１と同様の構成となっている。

第８図は、α乗算回路６１の出力（ｆ□、ｆ。

Ｉ２．Ｉ３．ｆ＋）とＡＮＤ回路５３の出力（ｇｏ。

ｇｒ　、ｇ２．ｇ３．ｇｌ　）とを加算するする加算回
路５７の一例を示す６加算回路５７は、ｆＯ及びｇＯ，
ｆｌ及びｇｌ　、Ｉ２及びｇ２．Ｉ３及びｇ３．ｆ＋及
びｇｌがそれぞれ入力されるＥＸ−ＯＲゲート７６、７
７、７８．７９．８０により構成される。

出力Ｓ＋　ｂ＋　ａ＋ｓ１　ｂ３を（ｈｏ　、ｔｚ　、
ｈ２ｈ３．ｈ＋　）とすると、ＥＸ−ＯＲゲート７６、
７７７８、７９．８０からそれぞれｈＯ、ｈｌ　、　ｈ
２　、　ｈ３ｈ４が出力される。なお、他の加算回路５
８．５９゜６０も加算回路５７と同様の構成となってい
る。また、（Ｓ＋　３＋Ｓ３　）を算出する加算回路８
も加算回路５７と同様の構成となっている。

一方、第１図に示したα−１乗算回路１０は、ｔを固定
値として、Ｓｌ２　（ｂｏ、ｂｌ　、ｂ２．ｂ３゜ｂ＋
）とα−１とを乗算する回路である。ここで、ガロア拡
大体ＧＦ（２）の元の数は２１！１個であ糊 る、このうち元Ｏを除いた２　　１個の元はαｋと表さ
れる。とすると指数にの値は０〜（２”１）の範囲の値
をとる。ここで、指数として負の値−ｋを用いた場合、
−に＝２”　−１−にとなる。

いまｔ＝６と仮定すると、表１からα−６＝α２５＝α
　＋α　＋α　である、α−１乗算回路１０のｔ＝６の
場合の−１例を第９図に示す。

第９図において、８１は、二乗回路６により計算された
Ｓ１２　（ｂｏ、ｔｚ　、ｂ２．ｂ３．ｂ４）の入力端
子を示す。Ｓ１２は、（ｍｏｄ・２）の乗算を行う加算
回路８２．８３に一方の入力として供給されるとともに
、α乗算回路８４に入力される。

α乗算回路８４の出力は加算回路８２に他方の入力とし
て供給される。加算回路８２の出力はα乗算回路８５に
供給される。α乗算回路８５の出力はα乗算回路８６に
供給され、α乗算回路８６の出力はα乗算回路８７に供
給される。α乗算回路８７の出力は加算回路８３に他方
の入力として供給される。加算回路８３からは、ａ−ｔ
Ｓｔ２　（ｔｏ、ｔｉ、Ｉ２．Ｉ３゜Ｉ４）が出力され
る。

α乗算回路８４の出力Ｉ４は、 Ｉ４　＝３１　”　ａ’ 加算回路８２の出力Ｉ３は、 Ｉ３　＝Ｓ１２α１　＋ｓ１２ α乗算回路８５の出力Ｉ２は、 Ｉ２　＝　（Ｓ１２α１＋５１２）α１８１２ａ２＋＄
１２ａ１ α乗算回路８６の出カニ１は、 １１＝（Ｓ１２α２　＋ｓｉ　２α１）α１＝Ｓ１２α
３　＋ｓｔ　２α２ α乗算回路８７による乗算により加算回路８３の出力１
．は、 ＩＯ＝　（Ｓｌ”　ａ３＋Ｓ１２ａ２）ａ’　＋＝Ｓｔ
　　α　＋５１２ａ３＋Ｓ１２ −（α４＋α３＋α０）Ｓ、２ となりα−６８１２の演算が完了する。

第１０図は、ｔ＝６として、Ｓｌ　（ａｏ　、ａｌ。

ａ２．ａ３．ａ＋　）とα　　とを乗算するα−２ｔ２
ｔ 乗算回路７の一例を示す。９１は、シンドロームＳ１演
算回路乗算回路により計算されたＳｌ　（ａｏ　、ａｏ
　、ａ２．ａ３．ａｏ　）の入力端子を示す、Ｓｔは（
ｍｏｄ・２）の乗算を行う加算回路９２に一方の入力と
して供給されるとともに、α乗算回路９４に入力される
。α乗算回路９４の出力は加算回路９２に他方の入力と
して供給される。加算回路９２の出力はα乗算回路９５
に供給される。α乗算回路９５の出力はα乗算回路９６
に供給され、α乗算回路９６の出力はα乗算回路９７に
供給される。６乗−２を 算回路９７からは、（Ｚ　　　Ｓｔ　＝Ｊ　（ｊｏ　、
　ｊｔｊ２．ｊａ、ｊ＋）が出力される。

シンドロームＳ１演算回路３の出力は、α乗算回路９４
によってαが乗算される。α乗算回路９４の出力Ｊ４は
、 Ｊ４　＝Ｓ、α１ α乗算回路９４による乗算により加算回路９２の出力Ｊ
３は、 Ｊ３　＝Ｓ１α１＋Ｓ１ α乗算回路９５の出力Ｊ２は、 Ｊ２　　＝　　（Ｓｔ　　α　１　＋　８１　）　α　
１＝８１０２＋Ｓ１ａ１ α乗算回路９６の出力Ｊ１は、 Ｊｌ　＝　（Ｓ１α２＋Ｓ１α１）α１＝８１ａ３＋ｓ
、ａ２ α乗算回路９７の出力ＪＯは１ 、。＝（３１−＋Ｓ１　ａ２）　ａ’ ＝Ｓ１　ａ’　＋ｓｌ　ａ３ −（α４＋α３）Ｓｌ となる。表１からα　　＝α１９＝α４＋α３となるの
で、Ｊ＝Ｊｏ　＝α　　Ｓｌとなり演算が完了する。

誤り位置演算回路１１は、誤り位置多項式σ＜Ｘ）＝ｓ
ｌα−２（Ｘ２＋Ｓ１２α−’Ｘ十（Ｓｔ　”　十５３
）＝Ｏの根を求める回路である。受信符号の先頭ビット
から誤りの有無を調べるために、Ｘに−１−２・・・と
代入する。もしσ（α−ｋ）＝０α　　　　　　α となったとすると、受信符号の（２−１−に−１）次す
なわち、符号長２−１の先頭からに十を番目（先頭の短
縮化されたｔビットを考えない場合は、符号長２　−１
−ｔの先頭からに番目）に誤りがあったことがわかる。

第１１図は、誤り位置演算回路１１の一例を示す。

誤り位置演算回路１１は、１クロツクの遅延量の遅延回
路１０１　、１０２　、１０３とα−２乗算回路１０４
とα−１乗算回路１０５とスイッチ回路１０６　、１０
７と加算回路１０８とゼロ検出回路１０９とから構成さ
れる。

加算回路１０８は、加算回路１１０　、１１１から構成
される。スイッチ回路１０６　、１０７は、受信系列の
先頭ビットのタイミングの時のみ、即ち、係数Ｓ１α　
　、Ｓ１２α−０をそれぞれ取り込んだ時−２し のみ、α−２を乗算回路からのＳ１α−２ｊ及び、α　
乗算回路１０４からのＳ１２α−１を各々選択し、残り
のビットのタイミングでは、α−２乗算回路１０５とα
−１乗算回路１０４をそれぞれ選択する。

スイッチ回路１０６及び１０７の出力が遅延回路１０１
　、１０２にそれぞれ供給され、遅延回路１０１゜１０
２の出力がａ　乗算回路１０４及びα−１乗算回路α−
２乗算回路１０４は、α−２を乗じるもので、α−１乗
算回路１０５はα−１を乗じるものである。αは、ＧＦ
（２）の生成多項式の根である。αの符号長をｎとする
と、α−２乗算回路１０４により、Ｓ１２α−２（ｔ＋
ｎ）の項が得られ、α−１乗算回路２　　−（ｔ＋ｎ） １０５により、Ｓｌ　α　　　の項が得られ演算される
。これらのα　乗算回路１０４及びα−１乗算回路１０
５の出力が（ｍｏｄ・２）の加算を行う加算回路１１０
に供給され、加算回路１１０の出力は、加ｐ′回路１１
１に一方の入力として供給される。また、加算回路８の
出力は遅延回路１０３に供給され、遅延回路１０３の出
力は、加算回路１１１に他方の入力として供給される。

加算回路１１０　、１１１から構成される加算回路１０
８は、σ（Ｘ）− −２ｔ　　２　　　２　−ｔ Ｓｅα　　Ｘ　　＋Ｓｔ　　（Ｚ−Ｘ＋（Ｓ１３＋Ｓ３
）の演算を行うもので、この加算回路１０８（加算回路
１１１）の出力が、ゼロ検出回路１０９に供給される。

ゼロ検出回路１０９の出力はＡＮＤゲート１３に供給さ
れる。

１０５にそれぞれ供給され、巡回構成とされる。

第１２図は、遅延回路１０１の出力にα−１を乗算する
α−１乗算回路１０５の一例を示す、遅延回路１０２の
出力Ｋを（ｋｏ　、に１．に２．に３．に＋　）とする
と、α−１乗算回１＠　１０５は、ｋｏ及びに３が入力
されるＥＸ−ＯＲゲート１１２により構成される。

出力Ｋ　ａ　”をＬ（ｌｏ、１１．１２，１３．１４＞
とすると、ＥＸ−ＯＲゲート１１２から１２が出力され
、ｋｌ　、に２　、に４　、に、、がそれぞれ１０゜＋
１，１３．１４として出力される。

即ち、ａ　　（ｋＯ＋に１ａ　　＋に２　α２＋に３α
３＋に４α４） ｋ□　ａ−’＋ｋｌ　＋に２　ａ’　＋に３　α２＋に
４　ａ３ ＝ｋ（１（（Ｚ　　＋ａ　　）　＋に１＋に２　α１＋
に３α２＋に４α３ ＝に１　＋　（ｋｏ＋に２　）ａ　　＋に３　α２＋に
４α３＋ｋＯα４ ＝１（４＋１１ａ　　＋１２ａ２＋１３ａ３＋１４α４
となる。

第１３図は、遅延回路１０１の出力にα−２を乗算する
α−２乗算回路１０４の一例を示す。遅延回路１０２の
出力Ｍを（ｍｏ　、ｒｒｚ　、ｍ２．ｍ３．ｍ４）とす
ると、α−２乗算回路７０４は、ｍＱ及びｍ３が入力さ
れるＥＸ−ＯＲゲート１１３とｍｌ及びｍ４が入力され
るＥＸ−ＯＲゲート１１４により構成される。

出力Ｋ　ａ　−２＝　Ｎを（ｎｏ　、ｎ＋　、ｎ２．ｒ
ｚ　。

ｎ＋）とすると、ＥＸ−ＯＲゲート１１３からｎｌが出
力され、ＥＸ−ＯＲゲート１１４からｎ２が出力され、
ｍ２．ｍＱ　、ｍｉがそれぞれｎｏ　、　ｎ３ｎ４とし
て出力される。

即ち、ａ　　（ｍＯ＋ｍ１．　ａ　　＋ｍ２　α２＋ｍ
　ヨ　α　　　＋　ｍ４　　ａ’　　）”ｍＱａ　十ｍ
１α　十ｍ２＋ｍ３α　十４ａ２ ＝ｍｏ　　（α　＋α　）＋ｍｔ（α１＋α４）＋ｍ２
＋□３　ａ　　４ｍ４　ａ２ 一□。＋ｍ２　＋　（ｍ、＋ｍ３　）　ａ　　＋□、ａ
２＋ｍＱａ　十ｍ１α ｎｏ＋ｎ１ａ　＋ｎ２ａ　＋ｎ３ａ３十ｎ４α４となる
。

第１４図は、加算回路１１１の出力０　（ｏｏ　ｌ　ｏ
ｌ　１０２１　ｏ３１０４　）のゼロ検出を行うゼロ検
出回路１０９を示している。ゼロ検出回路１０９は、Ｏ
Ｑ。

０１．０２．０３．０４が入力されるＮＯＲゲート１１
５から構成される。ＮＯＲゲート１１５は、ｏＱ　＋　
ＯＩ　＋０２　＋　０３　＋　０４の全てが“ＯＮのと
き、σ（Ｘ）−〇を示す出力“１”を出力する。

第１５図は、シンドローム＄１演算回路２により計算さ
れたシンドロームＳ１　（ａＯ、ａｌ　、ａ２ａａ　、
ａ４）のゼロ検出を行う５１＝０検出回路４を示してい
る。５１＝０検出回路４は、ａＯ＋ａｔ　、ａ２１　ａ
３　、ａ４が入力されるＮＯＲゲート１１６とこのＮＯ
Ｒゲート１１６の出力を誤り訂正の間保持しておくレジ
スタ１１７とから構成される。

ＮＯＲゲート１１６は、ａＱ　、ａ　１　＋　ａ２　＋
　ａ３　ｒａ４の全てが“０”のとき、受信系列に誤り
が無かったことを示す出力“１”を出力する。また、ａ
Ｑ　、ａｌ　、ａ２．ａ３　、ａ４のうち少なくとも１
つが“１”のとき、誤りが有ったことを示す出力“０”
を出力する。

この様な実施例が受信する６ビツト短縮化されたＢＣＨ
（２５，１０）短縮化巡回符号について説明する。受信
符号語は、 Ｒ（Ｘ）＝ｒ２＋ａ　　＋ｒ２３ａ　　＋・−ｒｌ　α
１＋Ｏ となる、ｒ３ｏ〜ｒ　２５の上位６ビツトは実際には伝
送されていないが、ｒ　３０〜ｒ　２５の上位６ビツト
には“０”が挿入されていると仮定し、復号するときに
は、これを補って考える。ところで、シンドロームＳ１
演算回路２及びシンドロームＳ３演算回路３には受信系
列が高次側から入力するので、上位６ビツトの“０″を
省略して演算しても結果は変わらない、ゆえに、受信系
列を短縮部分を考えずにシンドロームＳ１演算回路２．
シンドロームＳ１演算回路３に入力しても良い。

つぎに、誤り訂正動作について説明する。従来技術では
、誤り位置多項式σ、（Ｘ）＝ＰＸ２＋ＱＸ＋Ｒの各係
数Ｐ、Ｑ、Ｒを求め、Ｘにα−１゜α−２，・・・と順
次代入する。これは、等価的にα３０α２９　　・・・
を代入したことになり、受信符号ｒ３０゜ｒ２９．・・
・の誤りについて順次調べることになる。

ところが、短縮化受信符号のｒ　３０〜ｒ２５は、“０
”なので誤りが起こることは有り得ず、すなわち最初の
６クロツク分は実際には無駄時間となる。本発明では、
α−１を乗算回路１０．α−２ｊ乗算回路９を用いるこ
とにより、誤り位置多項式は、σ（Ｘ＞＝Ｓｔα　　Ｘ
　　＋Ｓ＋２α−ｔｘ＋２ｔ２ （Ｓ＋　３＋Ｓ３　） となる。ここでＸ＝α−１を代入したとすると１、　（
Ｘ）−８，ａ−２（ｔ＋ｊ）　　　　２　−（ｔ＋ｊ）
＋＋Ｓｉ　　　　α （Ｓ１３＋Ｓ３） となり、ｊ＝１．２，３．・・・と進むとき、。−（ｔ
・ｉ）　　　−（ｔ・２）、、、、、）代入、即ち、受
信符号α のｒ２４．ｒ２３．・・・の誤りを調べていることにな
る。

これにより、ｒ　３０〜ｒ　２５の上位６ビツトをスキ
ップできる。

本発明により処理が高速になると、特にＢＣＨ符号ブロ
ックを続けて処理しなければならないような場合に大き
な効果がある。これについて第１６図を用いて説明する
。

第１６図はＢＣＨ符号ブロックの処理のタイミングを説
明する説明図である。（ａ）は短縮化巡回ＢＣＨ符号の
受信系列で本例では符号長が６ビツト短縮され２５ビツ
トとなっている。シンドローム演算は、（ｂ）に示すよ
うに、受信系列の入力とともに開始され、２５ビツト全
てが入力されたとき、シンドロームＳ１が得られる。求
められたシンドロームを受けて、（ｃ）に示すように、
誤り位置多項式の各係数が求められ、（ｄ）に示すよう
に、ＡＮＤゲート１３から誤り位置信号ｔｔ　、・・・
が出力され、誤り訂正が始まる。本実施例によれば短縮
化部分の演算がスキップされることにより、訂正動作は
すぐ始まり、入力符号の長さと訂正動作の長さは一致す
る。このときバッファ回路からは、（ｅ）に示すように
、シンドローム演算での１ビツトの遅延を含めて２６ビ
ツトだけ遅れた受信符号が出力され訂正される。訂正さ
れた信号も２６ビツトだけ遅れて出力される。

ここで、α−１１乗算回路１０、α−２を乗算回路９を
設けない従来技術の場合は、訂正動作は短縮化符号であ
るにもかかわらず、ＢＣＨ符号本来の符号長さに相当す
る３２ステツプの動作を行う。そのため、（ｆ）に示す
ように、次のブロックの訂正動作と重なりあうことにな
る。このため誤り位置演算回路１１を２系統用意し、こ
の２系統に出力を交互に切換てＡＮＤ回路１３に供給す
る必要がある。このように構成した場合、（ｇ）に示す
ように、バッファ回路で受信系列は３２ビツトの遅延が
与えられ、訂正された信号も３２ビツトの遅れて出力さ
れる。

このように本発明によれば、処理が高速になり、出力が
早く現れるとともに誤り位置演算回路が１系統ですみ、
バッファー回路も遅延量が少なく回路規模を小さくする
ことができる。

２ｔ２ 尚、上記と同様のσ（Ｘ）−３ｔα　　Ｘ　＋Ｓ１２α
−１Ｘ＋（Ｓ＋　３＋Ｓ３）のチェーンサーチが行える
のなら、α−２ｊ乗算回路９、α−１１乗算回路１０を
設ける位置は、誤り位置演算回路１１の入力側にかぎら
ず、別の位置、例えば、α−２１乗算回路９をα−２乗
算回路１０４と加算回路１１０の間に介挿し、α−１１
乗算回路１０αをα−１乗算回路１０５と加算回路１１
０の間に介挿してもよい。

−２ｔ　　　−１ｔ　　　　　　　２ｔ　　　１．ｔま
た、α　　、α　　乗算回路をα　、α　乗算回路と変
更した上で所定の回路の入力側または出力側に設け、誤
り位置演算回路１１か、σ（Ｘ）−８１＋Ｓ１２ａｔＸ
−１＋ （Ｓ１３＋Ｓ３）α２ｔＸ−２のチェーンサーチを行う
ように構成してもよい。

他の実施例として、誤り位置演算回路が、σ（Ｘ）＝α
　　Ｘ　　＋Ｓｌα−１Ｘ＋Ｓ１３＋−２ｔ　　　２ Ｓ３／Ｓ１のチェーンサーチを行うように構成してもよ
い、この場合８３／Ｓｔを得る回路は、Ｓ３／Ｓ１のＲ
ＯＭテーブルを用いるもの、１／Ｓ１のＲＯＭテーブル
を用いるもの等がある。

また、これらの実施例ではＢＣＨ（３１，２１）を短縮
化した例を示したが、この次数によらず、他の次数のＢ
ＣＨ符号に適応できる。

［発明の効果コ 以上述べた様にこの発明によれば、短縮化巡回ＢＣＨ符
号の短縮化した部分をスキップして、誤りを訂正できる
ので、処理が高速になり、回路規模を小さくすることが
できる。

【図面の簡単な説明】

第１図は本発明に係るＢＣＨ符号誤り訂正装置の一実施
例を示すブロック図、第２図は第１図のシンドロームＳ
１演算回路を示すブロック図、第３図は第１図のシンド
ロームＳ３演算回路を示すブロック図、第４図は第１図
の二乗回路を示す回路図、第５図は第１図の乗算回路を
示す回路図、第６図は第５図のＡＮＤ回路を示す回路図
、第７図は第５図のα乗算回路を示す回路図、第８図は
第５図の加算乗算回路を示す回路図、第９図は第１図の
α−１乗算回路を示すブロック図、第１０図は第１図の
α−２１算回路を示すブロック図、第１１図は第１図の
誤り位置演算回路を示すブロック図、第１２図は第１１
図めα−２乗算回路を示す回路図、第１３図は第１１図
のα−１乗算回路を示す回路図、第１４図は第１１図の
ゼロ検出回路を示す回路図、第１５図は第１図の８１＝
０検出回路を示す回路図、第１６図は第１図のＢ　ＣＨ
符号誤り訂正装置の動作を説明する説明図である。 ２・・・シンドロームＳ１演算回路、 ３・・・シンドロームＳ３演算回路、 ４・・５１−０検出回路、６・・・二乗回路、７・・・
乗算回路、８・・・加算回路、９・・・α−２を乗算回
路、１０・・・α−１を乗算回路、１１・誤り位置演算
回路、１５・・バッファ回路。 Ｓ 第２図 第３図 第４図 第６図 第７図 第８図 工 第９図 第１Ｏ図 第１Ｉ図 第１２図 第１３図 第１４図

Claims (2)

【特許請求の範囲】
1. （１）２誤り訂正可能な短縮化巡回ＢＣＨ符号の誤り訂
   正装置であって、 短縮化巡回ＢＣＨ符号の受信系列からシンドロームＳ＿
   １及びＳ＿３を計算するシンドローム演算回路と、 Ｓ＿１＾２を計算する回路と、 Ｓ＿１＾３を計算する回路と、 （Ｓ＿１＾３＋Ｓ＿３）を計算する回路と、誤り位置多
   項式σ（Ｘ）＝Ｓ＿１α＾−＾２＾ｔＸ＾２＋Ｓ＿１＾
   ２α＾−＾ｔＸ＋（Ｓ＿１＾３＋Ｓ＿３）にガロア体の
   元を順次代入して誤り位置を求め、この誤り位置のビッ
   トを反転させることにより、短縮化巡回ＢＣＨ符号の誤
   りを訂正する回路手段とを具備したことを特徴とするＢ
   ＣＨ符号の誤り訂正装置。
2. （２）２誤り訂正可能な短縮化巡回ＢＣＨ符号の誤り訂
   正装置であつて、 短縮化巡回ＢＣＨ符号の受信系列からシンドロームＳ＿
   １及びＳ＿３をそれぞれ計算するシンドローム演算回路
   と、 Ｓ＿１＾２を計算する回路と、 Ｓ＿３／Ｓ＿１を計算する回路と、 （Ｓ＿１＾２＋Ｓ＿３／Ｓ＿１）を計算する回路と、誤
   り位置多項式σ（Ｘ）＝α＾−＾２＾ｔＸ＾２＋Ｓ＿１
   α＾−＾ｔＸ＋（Ｓ＿１＾２＋Ｓ＿３／Ｓ＿１）にガロ
   ア体の元を順次代入して誤り位置を求め、この誤り位置
   のビットを反転させることにより、短縮化巡回ＢＣＨ符
   号の誤りを訂正する回路手段とを具備したことを特徴と
   するＢＣＨ符号の誤り訂正装置。