JPH0483371A

JPH0483371A - 半導体装置

Info

Publication number: JPH0483371A
Application number: JP2196230A
Authority: JP
Inventors: Junichi Matsunaga; 松永　準一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-26
Filing date: 1990-07-26
Publication date: 1992-03-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置、とくに、それぞれシステム機能
を有する複数の基板を組合せた大規模に集積された半導
体装置に関するものである。

（従来の技術）近年、半導体装１ｉ（デバイス）の発達は目覚ましく、
特に、シリコン基板を用いた半導体デバイスの高集積化
、高速化、高機能化には著しいものがある。これらは、
有名な「縮小側」のルールに従って、おおよそ３年毎に
０．６−０．７倍の縮小率で半導体素子および配線の寸
法を縮小化して実現されている。その結果、１個のシリ
コン・チップ上に集積される半導体素子の数も、おおよ
そ３年毎に４倍づつ増加している。従って、メモリー・
デバイスであれば、記憶容量が４倍に、論理デバイスで
あれば、機能がその分だけ増加している。

同時に、メモリのアクセス速度や論理演算速度も。

同様に高速化してきた。

しかしながら、現在のところ、大規模なシステムを１チ
ツプに集積してしまうほどには、まだ、加工技術が達し
ていない、また、将来をみても、これまで順調に進展し
てきた加ニレベルが、今後。

鈍化してくることも十分考えられる。そこで、通常、半
導体チップを個々にパッケージに実装した製品を１枚の
プリント基板に多数実装し、さらに、そのプリント基板
を数枚重ねて、大規模システムを実現してきた。

しかしながら、このような方法では、 ■システムが数枚のプリント基板で構成されるため、シ
ステムサイズが大型になる。

■数枚のプリント基板の間を配線で接続するため、配線
の抵抗Ｒ、キャパシタンスＣ、インダクタンスＬ成分が
存在、信号波形の変化、すなわち、信号の伝ばん遅延や
レベル変動がおこり、システムの高速性、信頼性を劣化
させる。

■数枚のプリント基板の間を配線で接続するため、部品
点数が増加し、工程数も増えるなど、完成工期の長期化
、コストの増大、信頼性の低下を招き易い。

などの欠点がある。

また、ウェハ・スケール・インテグレーションという手
法がある。その１つの手法として、１枚のシリコン・ウ
ェハに複数の半導体デバイスを焼き付け、かつ、各々の
半導体デバイスを接続させる配線も焼き付けて大規模シ
ステムをウェハ・サイズで実現させようという試み（こ
れをモノリシックな手法という）がなされている。その
例は、Ｂ、Ｒ，Ｅ１ｗ＋ｅｒ、　Ｗ、Ｅ　、Ｔｃｈｏｎ
、　Ａ、　Ｊ　、Ｄｅｎｂｏｅｒ。

Ｒ、Ｆ　ｒｏｍｍｅｒ　、　Ｓ　、　Ｋ　ｏｈｙａ＋ｎ
ａ　、　Ｋ　、　Ｈ１ｒａｂａｙａｓｈｉ　。

ａｎｄ　Ｉ　、Ｎｏｊｉｍａ、”　Ｆａｕｌｔ　Ｔｏｌ
ｅｒａｎｔ　９２１６０　ＢｉｔＭｕｌｔｉｐｈａｓｅ
　ＣＣＤ　Ｍｅｍｏｒｙ”、　１９７７　Ｉ　Ｅ　Ｅ　
ＥＩ　ｎｔｅｒｎａｔｉｎａｌ　Ｓ　ｏｌｉｄ−Ｓ　ｔ
ａｔｅ　Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ　（Ｉ
　Ｓ　Ｓ　ＣＣＬ　Ｄｉｇｅｓｔ　ｏｆＴｅｃｈｎｉｃ
ａｌ　Ｐａｐｅｒｓ、　ｐｐ、　１１６−１１７．　Ｆ
ｅｄ、　１９７７゜の論文の中に記載されている。

しかし、この場合でも、０１枚のシリコン・ウェハに独立した機能を有する半導
体デバイスが焼き付けられるため、それらのうち、１つ
でも不良の場合、シリコン・ウェハ全体が不良となる。

従って、製造歩留りが悪くなり、製造コストが上がる。

■■の対策として、冗長性をもたせた回路を導入する方
法も既に提案されているが、本質的に■の欠点を解決す
るものではない。

などの問題がある。

さらに、数種の良品シリコン・チップを１枚のシリコン
・ウェハに実装してなる、ハイブリッドなアプローチも
提案されている。その例は、Ｍ、　Ｉｗａｂｕｃｈｉ、
　Ｋ、０ｇ１ｕｅ、　Ｋ、Ｎａｋａｍｕｒａ。

Ｓ　、Ｎａｋａｇａｍｉ、　　Ｓ　、Ｉ　ｓｏｍｕｒａ
、　　Ｓ　、Ｋｕｒｏｄａ、　　ａｎｄＳ　、Ｋａｗａ
ｓｈｉｍｔａ、　”Ａ　７ｎｓ　１２８Ｋ　Ｍｕｌｔｉ
ｃｈｉｐＥＣＬ　ＲＡＭ−ｗｉｔｈ−Ｌｏｇｉｃ　Ｍｏ
ｄｕｌｅ”。

Ｉ　Ｓ　Ｓ　ＣＣ８７，Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ
ｎｉｃａｌ　Ｐａｐｅｒｓ。

ｐＰ、　２２６−２２７．　Ｆｅｄ、　１９８７゜に示
されている。

このシリコン・ウェハ上にシリコン・チップを、例えば
、ハンダ・バンプで実装したハイブリッドな方法におい
ても、 ■この場合、実装基板であるシリコン・ウェハでは、配
線のみが描画されているのみであるため、将来、システ
ム全体の信号伝搬速度が飛躍的に大きくなったとき、ス
キュ一対策などで配線の引き回しなどに制約がででくる
可能性がある。そのとき、設計の自由度を確保するため
５半導体素子もこの実装基板上に形成する必要が起こり
得る。

■将来の高速化時代に対応して、実装基板上に配線以外
に、半導体素子をも製造する場合、高速化のため、バル
ク・シリコンより高速性能が期待できる。いわゆるＳＯ
Ｉ構造の基板を用いる。

■将来の高速化時代に対応して、シリコンより高速の素
子製造が可能な化合物半導体ウェハを使用する可能性が
ある。

■将来の実装基板では、多機能化、特にデイスプレー機
能を持たせることが必要となってくるが、シリコン・ウ
ェハ基板では大型パネルを製作するには制約があり、他
の基板材料が必要となってくる。

■また、将来の超高速化時代に対応して発熱問題を回避
しなければならない。このため、実装基板は放熱しやす
いものでなければならない。

などの課題が将来のシステムの超高速化、多機能化、小
型化に向けて解決されなければならないといった問題が
ある。

集積度を向上させるさらに有効な方策の一つが。

半導体活性層を多層に積み重ねた構造にデバイスを集積
化する３次元集積回路である。２次元の集積回路は、回
路の線幅が０．１μ以下になると１ギガビット級以上の
記憶素子になる。このように微細化してくると回路が細
くなりすぎて誤動作を引き起こす要因が増え、配線が複
雑化して長くなり高速性が失われてくる。したがって、
平面構造では、回路線幅が０．１μ近辺が微細化の限界
であると思われる。このような微細化の障壁を乗り越え
て集積度を上げる最適な構造の一つがこの３次元集積回
路である。積層構造を利用しているので層間の信号伝達
は極めて高速に行われ、また、絶縁層を用いた多層ＳＯ
Ｉ構造（ｍｕｌｔｉｌａｙｅｒｅｄ　Ｓ　Ｏｌ５ｔｒｕ
ｃｔｕｒｅ）の層間分離方式によって、活性層内の寄生
効果は大幅に軽減される。このため、各層内。

層間の回路動作の高速化が進み、集積回路の性能面の向
上は期待できる。しかし、多層の活性層を形成するには
、平面の集積回路の表面に多結晶シリコンを積層させ、
これをレーザや電子線アニールで単結晶に変えて積層さ
れた集積回路を形成するのが通常考えられる手段である
。この方法は何度も熱を加える工程があって複雑であり
、さらに良質な単結晶を作るのが難しい。多層のうちど
れかが不良であっても全体が機能しなくなるなど歩留り
も良くないなどの欠点もあり、３次元集積回路も容易に
高集積化の解決にはならない。

（発明が解決しようとする課題）以上述べたように、半導体装置の高集積化、高速度化、
高機能化を求めて微細化が進んでいても、今後微細化技
術に限界が来ることは近い将来考えられることである。

また、大規模集積手段として従来から知られている複数
のプリント板を積層する方法、ウェハ・スケール・イン
テグレーション、ハイブリッドなウェハ・スケール・イ
ンテグレーション等の手法には、一長一短あり、高集積
化、高速度化、高機能化された半導体装置を製造する手
段としては不十分であった。

本発明は、上記事情によってなされたものであり、新規
な構造によって、高集積化、高速度化。

高機能化された半導体装置を提供することを目的として
いる。

〔発明の構成〕

（課題を解決するための手段）本発明は、第１の発明は、独立したシステム機能を有す
る複数の第１種基板と、この第１種基板間を互いに接続
させる機能を有する第２種基板を備え、全体としてシス
テム機能を有する半導体装置に関するものであり、前記
第２種基板は、配線とともに半導体素子もしくはセンサ
を具備していることを特徴としている。また、第２の発
明は。

上記半導体装置を複数個載置し、これらを互いに接続す
る機能を有する第３種基板を有することに特徴がある。

第１種基板には、たとえば、シリコンなどの安価で技術
として確立している半導体チップを用いる。第２種基板
は、シリコンなどの単体半導体もしくはＧａＡｓなとの
化合物半導体からなるウェハ、石英基板、ガラス基板、
銅もしくはアルミニウムなど放熱性の良い金属を主体と
した金属板上に一部絶縁膜を形成したものから選ばれる
。第２種基板の表面には、半導体素子、センサ。

配線等が形成された半導体活性領域を備えた、いわゆる
Ｓ　ＯＩ　（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒ）構造を有していることを特徴としている。半導体活
性領域には、たとえば単結晶シリコンや多結晶ポリシリ
コン膜が用いられる。この単結晶シリコンｓＯ■構造は
、たとえば、公知のＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
　ｂｙ　ＩｍｐｌａｎｔｅｄＣ）ｘｙｌ（ｅｎ）法によ
って形成される。

（作用）本発明は、従来のウェハ・スケール・インテグレーショ
ン技術の課題、特にハイブリッドな手法によるウェハ・
スケール・インテグレーション技術の課題を解決するた
めの手段として、主に、複数の半導体チップの実装母体
となる基板に対して、改良がなされたものである。

すなわち、複数の半導体チップの高速性を十分に生かす
ため、それらのチップが実装される基板上に配線ととも
に半導体素子をも配置しようというもので、かつ、それ
らの素子が高速性を確保できるように、或いは、配線の
集積度を高めるため、実装基板そのものを特別のものと
する。例えば、実装基板が半導体ウェハにすれば、特別
の投影露光装置を用いれば配線や半導体素子のパターン
を簡単に焼き付けることができる。さらに、その半導体
ウェハが、例えば、いわゆる、ＳＯＩ構造の、絶縁膜上
に半導体成膜が設けられたものであれば。

その上に形成される半導体素子や配線に寄生する容量を
小さくすることができる。このことは、ある半導体チッ
プから配線や半導体素子を通って他の半導体チップへ信
号が伝達される場合、その信号伝搬の高速化を実現させ
る上で非常に有利である。また、Ｓｏｒ基板のシリコン
厚が、例えば５゜ｎ−程度の薄い薄膜ＳＯＩ基板であれ
ば、さらに高速の半導体素子を製作することができる。

ＳＯＩ構造の公知例の一つとしてＳＩＭＯＸ基板がある
。

ＳＩＭＯＸ構造は、シリコン基板に部分的に酸化領域（
８１０２）などの絶縁性領域を形成し、表面またはその
一部を活性領域として利用する方法である。イオン注入
によりウェハの表面下数ミクロン程度の深さに酸素イオ
ンを高濃度に打ち込み、１０００℃程度のアニーリング
を施して埋込み酸化膜（Ｓｉｎ、）を形成してＳＯＩ構
造としたものである。酸素の代わりに窒素を用いること
もある。その場合は、アニーリング温度は１２００℃程
度となる。

また１通常のシリコン基板でも、その基板上に設けられ
た絶縁膜に多結晶シリコン膜を堆積させ、その膜上に、
例えば、ＮチャネルＭＯ５ＦＥＴのような半導体素子を
設けると、約１０１００ａ／　Ｖ　、　ｓｅｅのキャリ
ア移動度のものが得られる。

さらに、高速性を追求するには、実装基板はシリコンよ
りも化合物半導体ウェハがよい。例えば、ＧａＡｓウェ
ハを実装基板として、半導体チップをその基板の上に実
装すればよい。この半導体チップはシリコン・チップで
もＧ　ａ　Ａ　ｓチップでも、或いはこれらの組みあわ
せでもよい、ＳＩＭＯＸ基板やＧ　ａ　Ａ　ｓ基板は比
較的高価なものであるが、ＳＩＭＯＸチップやＧ　ａ　
Ａ　ｓチップのＬＳＩを通常基板に実装するよりも、安
価なシリコンチップを集積度の小さいＳＩＭＯＸ基板や
Ｇ　ａ　Ａ　ｓ基板に実装させる方が全体としては安価
ですむ。

高速性の他に、例えば１機能性を高めるために、実装基
板にシリコンやＧ　ａ　Ａ　ｓのウェハを用いずに、石
英やガラスの大型基板を用いてもよい。液晶デイスプレ
ィ装置などデイスプレィ装置はシステムの一部として今
後増す増す重要な役割を果たす。

従って、デイスプレィ部そのものを実装基板とする。こ
の場合、石英基板にしろ、ガラス基板にしろ、半導体層
が存在しないため、基板上にアモルファス・シリコンや
多結晶シリコン或いはそれらから単結晶化された単結晶
シリコン膜を新たに設け、この領域に半導体素子を製作
しなければならない。この場合も、薄膜ＳＯＩ構造がで
きるため。

半導体素子の高速化が期待できる。

（実施例）実施例１以下１図を参照して、本発明の一実施例を説明する。第
１図と第２図は本発明の半導体装置の斜視図とそのＡ内
の拡大したＢ−Ｂ’部分の要部断面図である。

ウェハ・スケール・インテグレーション、特に、ハイブ
リッド形のインテグレーションを基本にしてこの実施例
では考えている。第１図のように、第２種基板である実
装基板１に１例えば、シリコンを主体としたウェハを用
いる。シリコンウェハを用いることで、通常のシリコン
・テクノロジーを用いて、素子や配線３、或いはセンサ
（例えば光電変換素子）などを通常のシリコン・デバイ
スを製作するときに用いる技術や装置を用いて精度よく
形成することができる。ここでは、いわゆるＳＯＩ基板
のウェハを示している。ＳＯＩ構造の具体的な例として
、ＳＩＭＯＸ構造が示されている。ＳＩＭＯＸ構造は、
シリコン基板１３中にＯイオンを高濃度に注入し熱処理
することにより基板中に５ｉｎ２膜１２を形成し１表層
部にシリコン層１１を設ける。

このシリコン層１１に半導体素子、例えば、ＭＯ５ＦＥ
Ｔ３１を形成する。シリコン層１１は単結晶であり、こ
の中に拡散領域を適宜形成し、その上にゲート絶縁膜、
ポリシリコンゲート電極などを形成してメモリなどの半
導体デバイスを形成する。

ＭＯＳＦＥＴを薄膜シリコンのＳＩＭＯＸ基板１上に設
けるとＭＯＳＦＥＴ下のシリコン層がすべて空乏化する
ためキャリア移動度が厚膜時より高くなる。つまり、高
速の半導体素子が形成される。

この半導体素子（ＭＯＳＦＥＴ）３１の電極からアルミ
などの配線３２を引き出す。この配線層３２と実装され
る半導体チップ２とが接続される。接続の方法は、第２
図で示す様に、ハンダ・バンプ法で行われる。半導体チ
ップ２のパッド（図示せず）上に設けられたハンダ・バ
ンプによって、実装基板のＳＩＭＯＸウェハ上の配線３
２パッド部と位置合せして接続する。第２図で示した半
導体素子は、ＭＯＳＦＥＴのみならず、バイポーラ素子
でもよい。また、ＮチャネルＭＯ８ＦＥＴとＰチャネル
ＭＯ５ＦＥＴから成るＣＭＯ５回路素子でもよい。

さらに、バイポーラとこの０ＭＯ５から構成される、い
わゆる　ＢｉＣ，ＭＯ８回路素子でもよい。また、回路
素子があらかじめ基本論理を構成したセル単位で複数個
配置された、いわゆるゲート・アレイやプログラマブル
・ロジック・アレイでもよい。これらの半導体素子は半
導体チップ２を実装基板１に実装する前に製作してもよ
いし、実装後に製作してもよい。但し、実装後の場合は
、熱工程に制限が加わるため、低温プロセスが必要とな
る。−船釣には、半導体素子は実装前に製作しておき、
配線のみ実装後に形成する。この様にして。

第２種基板に論理回路を主とするＣＰＵやメモリー等を
形成しておき、これから出力される計算結果や論理出力
等を第１種基板に形成した液晶デイスプレーやプラズマ
デイスプレー等の表示手段で可視化した様なデイスプレ
ー付高級マイコン等に利用する。

特に、バイポーラ素子など発熱を起こし易いものは半導
体チップ２の中に形成しておくよりも、実装基板１上に
形成する方が好ましい。すなわち、チップ内に形成すべ
き半導体素子を第２種基板に移すことも可能である。

図では実装基板１にＳＩＭＯＸウェハを使用したが、シ
リコンウェハや化合物半導体例えばＧａＡｓウェハでも
よい、特に、Ｇ　ａ　Ａ　ｓなど化合物半導体ウェハを
用いた場合、光デバイスも製作できるため、半導体チッ
プの電気的接続を光で行う、光配線が可能となる。これ
は、配線間の結合容量がないため、干渉がなく、配線と
しては好ましい。

とくに、Ｇ　ａ　Ａ　ｓの第２種基板にシリコンチップ
を搭載した場合の両者間の配線によい。

さらに、実装基板に、石英板やガラス板を用いることが
できる。

この場合、これらの基板上の大部分の半導体活性領域に
は、例えば、ＴＰＴのような光電変換素子を製作し、半
導体チップを周辺に実装することになる。画像処理など
の機能を持つ半導体チップ。

メモリ機能を持つ半導体チップなどを実装し、基板上に
、前記光電変換素子などのセンサの他に、接続用配線（
必要によっては透明な配線材料を用いる）を焼き付けれ
ば、デイスプレィ機能を持ったシステムも製作できる。

この場合にも、薄膜ＳＯＩ基板の構造となるので、半導
体素子の高速化も可能となり、高速画像処理のできる、
デイスプレィ付システムが提供できる。

実施例２この実施例では、実装基板として第３種基板を用い、こ
の基板に実施例１に示した半導体装置を複数搭載する。

このような構成によって、その集積化と多機能化は、実
施例１よりさらに向上する。

先の複数の半導体装置は、すべて同じでも良いが、それ
ぞれ異なる構造を有していても良い。例°えば、第１種
基板として搭載される半導体チップを互いに異なる構造
にすれば、その多機能性が一層増すことになる。第３種
基板は、第２種基板のように、半導体薄膜を有し、配線
と共に素子機能を有する薄膜ＳＯＩ基板でも良いし、配
線のみを有する基板でも良い、半導体ウェハ、石英基板
、ガラス基板、アルミニウムまたは銅を主成分とした絶
縁された金属基板等のなかから任意のものを第３種基板
として選択することができる。この実施例２のような３
次元構造にすることにより、集積度の向上をさらに十分
に維持することができる。

以上のように、本発明によれば、半導体装置の３次元的
な大規模集積の結果、高密度集積、高速動作および多機
能性が達成可能となる。３次元集積化によりチップ当り
の消費電力／集積の低減や配線遅延時間の大幅な短縮が
可能となる。また。

素子の並行動作や固有速度の異なる素子の機能的な使い
分け、並列処理を効果的に実行する回路構成の採用など
により、システム全体として高速度化、高機能化をはか
る設計が可能になる。

〔発明の効果〕

本発明は、以上のように、接続機能を有する第２種基板
に半導体素子やセンサなど機能性を与えたので微細化の
限界を越えて高集積化が可能になると同時に高速化、多
機能化などが著しく進む。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置の斜視図
、第２図は第１図に示した半導体装置の部分Ａを拡大し
たＢ−Ｂ’部分の断面図である。１・・・第２種基板（シリコンウェハ）、２・・・第１
種基板（半導体チップ）、３・・・半導体素子および配
線、１１・・・シリコン薄層、１２・・・シリコン酸化
膜、１３・・・シリコン、２１・・・チップ本体、　　
　２２・・・接続用バンプ、３１・・・ＭＯＳＦＥＴ、
　　　３２・・・配線。

Claims

【特許請求の範囲】

（１）独立したシステム機能を有する複数の第１種基板
と、この第１種基板間を互いに接続させる機能を有する
第２種基板とを備え、全体としてシステム機能を有する
半導体装置において、前記第２種基板は、配線とともに
半導体素子もしくはセンサを具備していることを特徴と
する半導体装置。
（２）請求項１に記載の半導体装置を複数個載置し、こ
れらを互いに接続させる機能を有する第３種基板を有す
る半導体装置。
（３）前記第２種基板は、半導体基板上に絶縁膜を介し
て形成された半導体層に前記半導体素子もしくはセンサ
が形成された事を特徴とする請求項１に記載の半導体装
置。
（４）前記第２種基板に論理集積回路を形成し、前記第
１種基板に前記論理集積回路の出力を表示する表示手段
を形成した事を特徴とする請求項１に記載の半導体装置
。