JPH0484255A - 共有シリアルバス調停方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル通信装置の装置内にある共有シリ
アルバスの使用割当てを制御する共有シリアルバス調停
方式に関する。

〔従来の技術〕

一般に、ディジタル伝送装置内の制御は、制御対象が多
数存在する場合、制御部の負荷を分散させるため、複数
のマイクロプロセッサが割り当てられ処理をしている。

また、制御部と制御対象部が異なるユニット間や架間に
家たがるとき、ユニット間、架間の配線数を少なくする
ため、制御信号をシリアル化する共有シリアルバスが採
用されている。

従来の共有シリアルバス調停方式は、複数の制御部が独
自でそれぞれ共有シリアルバスの使用権を要求していた
。これらについて第３図を参照して説明する。

第３図は従来の一例を示すブロック図である。

第３図に示す制御部である制御パッケージ７０゜８０及
び共有バスの調停パッケージ９０と制御対象となる対象
パッケージ４０．５０〜６０とは異なるユニットまたは
異なる架に搭載されているものとする。

制御パッケージ７０．８０のそれぞれはマイクロプロセ
ッサ７１，８１、シリアルデータ送信回路１２．２２、
クロック生成回路７２．８２のそれぞれから構成される
。クロック生成回路７２゜８２はシリアルデータ送信回
路１２．２２に対し時計パルスを供給する。マイクロプ
ロセッサ７１゜８１は制御情報の設定をシリアルデータ
送信回路１２．２２に対して行う。

対象パッケージ４０．５０〜６０はシリアルデータ受信
回路４１，５１．・・・６１を有し、制御パッケージ７
０．８０からのシリアル信号による制御情報をシリアル
データ受信回路４１，５１，０、。

６１で受信する。

共有バスの調停部である調停パッケージ９０は、調停回
路３１および切替回路３３を有する。

調停パッケージ９０は制御パッケージ７０．８０からの
共有シリアルバス使用権の要求信号を調停回路３１で受
信したとき制御パッケージ７０゜８０が同時にバスを使
用しないように現在のバスの使用状態をもとにして、バ
ス調停のためのバス使用許可／不許可を制御パッケージ
７０．８０に発行すると供に、切替回路３３に通知して
共有シリアルバスを切替接続を行う。

次に、第４図に第３図を併せ参照して第３図による出力
データのタイミングについて説明する。

第４図は、第３図における各信号の一例を示すタイミン
グ図を示す。また共有バスの切替は、切替前に共有バス
を使用していた制御パッケージから出力されるフレーム
パルスを用いるものとする。

制御パッケージ７０がバスを使用している間、制御パッ
ケージ８０がバス使用権の要求信号を発行する場合、制
御パッケージ８０は、バス解放待ち状態（バス使用許可
待ち状態）となる。制御パッケージ７０はバスの使用を
終了する（バス使用権を解除する）と、調停パッケージ
９０は、切替回路３３を切替え制御して調停回路３１か
ら制御パッケージ８０にバス使用許可の許可信号を与え
る。制御パッケージ７０．８０は独自で時計パルスを発
生するクロック生成回路７２．８２を有するので、制御
パッケージ８０の許可信号受信のためのフレームパルス
は制御パッケージ７０のフレームパルスで解放されたの
ち最大１フレ一ム分の遅れが生じる機会があり、使用許
可を与えるまでの最悪１フレ一ム分だけ、バスの開放待
ち状態を生じる。

〔発明が解決しようとする課題〕

上述した従来の共有シリアルバス調停方式は、フレーム
パルスとなる時計パルスを生成するクロック生成回路を
制御パッケージごとに有する構成となっているので、制
御パッケージから送信されるシリアルデータは非同期と
なり、共有バスが解放から次の使用許可まで最大１フレ
一ム分の空き時間を生じるという問題点があった。

本発明の目的は、一つのクロック生成回路を制御パッケ
ージに共有させることにより、上記問題点を解決した共
有シリアルバス調停方式を提供することにある。

〔課題を解決するための手段〕

本発明による共有シリアルバス調停方式は、複数の制御
パッケージが一つの共有シリアルバスを介して複数の制
御対象となる対象ノ（・ンケージへ制御信号を送信する
とき前記共有シリアルノくスの使用権を制御パッケージ
の一つに付与する共有シリアルバス調停方式において、
複数の制御）（・ンケージそれぞれへ送信する時計パル
スを生成する一つの共有されるクロック生成回路を有す
る。

〔作用〕

上述の手段による共有シリアルノくス調停方式は、すべ
ての制御パッケージが一つの共有クロ・ンク生成回路か
ら受信する時計パルスをフレームノ＜バスとすることに
より同期がとれたシリアルデータを送信することができ
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すプロ・ンク図である。

第１図に示すように、二つの制御ノ（・ンケージ１０，
２０は調停パッケージ３０を介して共有シリアルバスに
より対象パッケージ４０．５０〜６０ヘシリアルデータ
を送信する。

制御パッケージ１０．２０のそれぞれは、マイクロプロ
セッサ１１．２１およびシリアルデータ送信回路１２．
２２を有し、対象パッケージ４０〜６０を制御する。調
停パッケージ３０は調停回路３１、クロック生成回路３
２および切替回路３３を有して共有シリアルバスの制御
パッケージ１０．２０による使用を調停する。対象パッ
ケージ４０．５０〜６０はそれぞれシリアルデータ受信
回路４１．５１〜６１を有し、制御パッケージ１０．２
０の何れか一つから共有シリアルバスを介してシリアル
データを受信し、制御を受ける。

マイクロプロセッサ１１は共有バスのバス使用権要求信
号を調停回路３１へ送り、この結果返送されるバス使用
権の許可信号を受信してシリアルデータ送信回路１２に
データの送信を指示する。

シリアルデータ送信回路１２はクロック生成回路３２か
ら受信する時計パルスに同期したシリアルデータを切替
回路３３へ送出する。

制御パッケージ２０のマイクロプロセッサ２１およびシ
リアルデータ送信回路２２も制御パッケージ１０と同一
機能を有する。

調停回路３１は各制御パッケージ１０．２０のマイクロ
プロセッサ１１．２１からバス使用権の要求信号を受信
しなとき、一つの制御パッケージだけに許可信号を発信
する。クロック生成回路３２は各制御パッケージ１０．
２０に時計パルスを分配してマイクロプロセッサ１１．
２１の動作用およびシリアルデータ送信回路１２．２２
の送信用に供する。切替回路３３はシリアルデータ送信
回路１２．２２のシリアルデータ出力を受信して許可信
号を与えた制御パッケージからのシリアルデータを共有
シリアルバスへ接続する。切替回路３３が受信するデー
タのタイミングはクロック生成回路３２からの時計パル
スに同期しているのでフレーム位相差はない。

シリアルデータ受信回路４１．５１〜６１は共有シリア
ルバスを介して切替回路３３の出力を受信する。

次に、第２図に第１図を併せ参照して共有シリアルバス
上のデータ状況について説明する。

第２図は第１図によるバス使用権調停によるデータおよ
び信号の一例を示すタイムチャートである。

第２図によれば、フレームパルス１〜６に対し、制御パ
ッケージ１０はフレームパルス１，２の中間で要求信号
を送出する。要求信号を受信した調停回路３１は他のパ
ッケージ２０からの要求信号がないのでフレームパルス
により許可信号を制御パッケージ１０へ返送する。従っ
て、シリアルデータ送信回路１２から切替回路３３を介
して共有シリアルバスヘデータが出力される。制御パッ
ケージ１０がデータの出力を終了しフレームパルス４で
要求信号を解除するとき許可信号も解除される。

この状態で、制御パッケージ２０がフレームパルス２・
３の中間で要求信号を送出するとき、フレームパルス４
で制御パッケージ１０への許可信号が解除されるまで、
調停パッケージ３０は制御パッケージ２０をバスの使用
許可待ち状態とする。フレームパルス４で制御パッケー
ジ１０の許可信号が解除されたとき、調停パッケージ３
０は要求信号を発信中の制御パッケージ２０の許可信号
を与えると共に、切替回路３３により共有シリアルバス
を制御パッケージ２０へ接続する。制御パッケージ２０
の要求信号がフレームパルス５で解除されるとき、許可
信号および出力データも出力を停止する。

すなわち、調停パッケージ３０の切替回路３３の出力デ
ータはフレームパルス２・４間が制御パッケージ１０の
データ、またフレームパルス４・５間が制御パッケージ
２０のデータ、それぞれを出力する。従って、共有シリ
アルバス上でデータの間欠時期が無くなる。

本実施例では制御パッケージを二つとして図示し説明し
たが三つ以上の複数でもよい。また、クロック生成回路
を調停パッケージに内蔵するように図示したが、搭載場
所は限定されない。

〔発明の効果〕

以上説明したように本発明は、複数の制御パッケージに
一つのクロック生成回路から発生する時計パルスを分配
することにより、複数の制御用のシリアルデータを同期
化されるので、バスの解放待ち時間がなくなり、従来よ
りもバスの利用効率が高まり、制御を短時間で行えると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の共有シリアルバス調停方式の一実施例
を示すブロック図、第２図は第１図による共有バス調停
タイミングの一例を示すタイムチャート、第３図は従来
の一例を示すブロック図、第４図は第３図による共有バ
ス調停タイミングの一例を示すタイムチャートである。 １０．２０・・・制御パッケージ、１１．２１・・・マ
イクロプロセッサ、１２．２２・・・シリアルデータ送
信回路、３０・・・調停パッケージ、３１・・・調停回
路、３２・・・クロック生成回路、３３・・・切替回路
、４０．５０．６０・・・対象パッケージ、４１，５１
゜６１・・・シリアルデータ受信回路。

Claims (1)

【特許請求の範囲】
1. 複数の制御パッケージが一つの共有シリアルバスを介し
   て複数の制御対象となる対象パッケージへ制御信号を送
   信するとき前記共有シリアルバスの使用権を制御パッケ
   ージの一つに付与する共有シリアルバス調停方式におい
   て、複数の制御パッケージそれぞれへ送信する時計パル
   スを生成する一つの共有されるクロック生成回路を有す
   ることを特徴とする共有シリアルバス調停方式。