JPH0484439A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にＭＯ８型
半導体装置のソース・ドレイン拡散層及びその引き比し
配線の製造方法に関する。

〔従来の技術〕

従来のＭＯ８型半導体装置のソース・ドレイン拡散層及
び、上部金属配線との接続方法について、図面を参照し
て説明する。

第５図は、従来の半導体装置の製造方法を工程順に示し
た断面図である。第６図は第５図に示した製造方法によ
って製造された半導体装置の平面図である。

第６図に於けるＤ−Ｄ’線の断面図が第５図ｅ）に示し
である。

以下に工程順に説明する。

第５図ａ）に示す様に半導体基板１上にフィールド酸化
膜２．ゲート酸化膜３を形成した後、約２００　ＯＡの
厚さの多結晶シリコン４を成長し、次に約１０００人の
厚さの第１の酸化膜５を成長させ、所定のパターンに多
結晶シリコン及び第１の酸化膜５を同時にパターニング
し、ゲート電極４を形成する。次にそのゲート電極をマ
スクとして、半導体基板と逆導電型の第１の不純物（Ｐ
型基板の場合は、例えばリン）をイオン注入し、１０１
８〜１０”ａｎ”−”程度の低濃度拡散層６を形成する
。

第５図ｂ）に示す様に、半導体基板上にＣＶＤ法により
第２の酸化膜７を２０００人〜３０００人成長させる。

第５図Ｃ）に示す様に、前記の第２の酸化膜７を異方性
エツチングによってエッチバックし、半導体基板表面を
露出させると同時にゲート電極側壁部にのみ第２の酸化
膜７を残す。次にゲート電極４及び第２の酸化膜７をマ
スクとして、半導体基板と逆導電型の第２の不純物（Ｐ
型基板の場合は、例えばヒ素）をイオン注入し、１０　
”’〜１０　”Ｃｍ−”程度の高濃度拡散層１２を形成
する。

次に半導体基板表面上に約１０００人のチタン層１０を
形成する。

第５図ｄ）に、熱処理を施し露出した半導体基板表面に
チタンシリサイド層１１を形成する。

未反応チタンは過酸化水素水でエツチング除去する。

第５図ｅ）に示す様に層間絶縁膜１３を形成した後、前
記チタンシリサイド１１上にコンタクト孔を開孔する。

次にタングステン又はタングステンシリサイド１４を埋
め込んだ後、その上部に金属配線１５を形成し、チタン
シリサイド層と、金属配線１５との電気的接続を行なう
。

第５図ｅ）は、従来の製造方法により製造した場合の最
終工程断面図である。

〔発明が解決しようとする課題〕

この従来の製造方法では、コンタクト孔は必ず高濃度拡
散層上に形成されたチタンシリサイド層上に開孔しなけ
れば、コンタクト孔部で拡散層がリークすることがある
。このため拡散層の面積は、コンタクト孔の大きさと、
コンタクト孔端と、ゲート電極端及びフィールド端（拡
散層端）との位置合せマージンを含んだ大きさとなって
しまう。

このため半導体基板と拡散層との接合容量が大きくなる
という不具合がある。この接合容量は、トランジスタの
電流駆動能力を向上させるため、トランジスタの短ゲー
ト長化を行なう場合、ソース゛ドレイン間のバンチスル
ー防止のため半導体基板の不純物濃度を高くすると大き
くなる。従って、ＭＯＳ）ランジスタのゲート長を小さ
くしても、接合容量が増大するため、高速動作する集積
回路装置が製造できないという不具合がある。さらに、
コンタクト孔を高濃度拡散層上のチタンシリサイド上に
形成するため、上に述べた面積が必要であり、高密度な
ＭＯＳ）ランジスタの配置ができないという不具合があ
る。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、−導電型を有する半
導体基板上にフィールド領域及び活性領域を形成し、活
性領域上にゲート酸化膜を形成する工程と、ゲート酸化
膜上に所定のパターンでゲート電極及びゲート電極と同
一パターンの第１の酸化膜を形成する工程と、半導体基
板と逆導電型の第１の不純物を前記ゲート電極をマスク
として自己整合的に半導体基板中にイオン注入し、低濃
度の不純物拡散層を形成する工程と、第２の酸化膜を半
導体基板上に成長させ異方性エツチングによって前記ゲ
ート電極側壁部にのみ第２の酸化膜を残すと同時に、ゲ
ート電極及びフィールド領域以外の半導体基板表面を露
出させる工程と、多結晶シリコン層を成長させた後、多
結晶シリコン層を所定の形状にバターニングする工程と
、全面にチタン膜を形成した後、熱処理を旌し、前記多
結晶シリコン上部及び露出している半導体基板表面上に
チタンシリサイド層を形成する工程と、未反応チタン層
を除去し、半導体基板と逆導電型の第２の不純物を前記
電極電極及び側壁部の第２の酸化膜をマスクとして、自
己整合的に前記チタンシリサイド層及び半導体基板中に
イオン注入する工程と、熱処理を施し、高濃度のソース
・ドレイン拡散層を半導体基板中に形成する工程と、層
間絶縁膜を成長させ、前記チタンシリサイド層上の層間
絶縁膜にコンタクト孔を開孔し、上部金属配線と電気的
接続を行なう工程とを備えている。

〔実旅例〕

次に本発明について図面を参照して説明する。

第１図は本発明の半導体装置の製造方法を工程順に示し
た断面図である。

第２図は、第１図に示した製造方法によって、製造さｈ
た半導体装置の平面図である。

第２図に於けるＡ−Ａ’線の断面図が第２図ｆ）に示し
である。

以下に工程順に説明する。

第１図ａ）に示す様に半導体基板１上にフィールド酸化
膜２．ゲート酸化膜３を形成した後、約２０００人の厚
さの多結晶シリコン４を成長し、次に約１０００人の厚
さの第１の酸化膜５を同時にパターニングし、ゲート電
極を形成する。次にそのゲーｔｌ極をマスクとして自己
整合的に半導体基板と逆導電型の第１の不純物（Ｐ型基
板の場合は例えばリン）をイオン注入し、１０１８〜１
０　”ａｎ−”程度の低濃度拡散層６を形成する。

第１図Ｃ）に示す様に半導体基板上にＣＶＤ法により第
２の酸化１！７を２０００人〜３０００人成長させる。

第１図Ｃ）に示す様に、前記の第２の酸化膜７を異方性
エツチングによってエッチバックし、半導体基板表面を
露出させると同時に、ゲート電極側壁部にのみ第２の酸
化膜７を残す。この時ゲート電極４上には、第１の酸化
膜５が存在するためゲート電極４の表面は露出しない。

次に多結晶シリコン８を約１００　ＯＡ成長させ、所定
の形状にフォトレジスト９をマスク異方性エツチングを
行なう。この時多結晶シリコン層８の膜厚が薄いため、
エツチング時のオーバーエッチ量を小さく抑えることが
でき、フォトレジスト９がない領域に於いて、拡散層が
大きくエツチングされることはない。

多結晶シリコン層８はフィールド上及びゲート電極上に
任意にパターニングすることができる。

第１図ｄ）に示す様に半導体基板上に約１０００人のチ
タン層を形成する第１図ｅ）に示す様に、熱処理を施し
、露出した半導体基板表面及び多結晶シリコン８上部に
チタンシリサイド層１１を形成する。未反応チタンはエ
ツチング除去する。

この時、チタンシリサイド層の膜厚は、チタンの膜厚及
び熱処理によって制御でき、約８００〜１０００人の膜
厚となる様にする。

次に半導体基板と逆導電型の不純物（Ｐ型基板の場合は
、例えばＡ　ｓ　）をケート電極４及び側壁部の第２の
酸化膜７をマスクとして、自己整合的にチタンシリサイ
ド層及び半導体基板中にイオン注入し、熱処理を施し１
０２０〜１０”ｃｍ−３程度の高濃度拡散層１２を形成
する。この時チタンシリサイド中に注入された不純物は
熱処理中にシリサイド層中を非常に速く拡散するため、
半導体基板中に高濃度拡散層１２が形成される。

第１図ｆ）に示す様に、層間狭１３を形成した後、前記
チタンシリサイド層ｌｌ上にコンタクト孔を開孔する。

次にタングステン又はタングステンシリサイド１４を埋
め込んだ後、その上部に金属配線１５を形成し、チタン
シリサイド層１１と金属配線１５との電気的接続を行な
う。

第１図ｆ）は本発明の製造方法により製造した場合の最
終工程断面図である。

以下に本発明の製造方法の活用例を図面を参照して説明
する。

第３図ａ）、ｂ）及び第４図ａ）、ｂ）に本発明の製造
方法により製造した半導体装置の平面図及び断面図を示
す。

第３図ａ）、ｂ）では２つのＭＯＳ）ランジスタが接近
して配置されており、興なるトランジスタのドレインと
ソースが近距離にあり、各々のソース・ドレインに対し
てコンタクト孔を開孔する場合について示す。

本発明の製造方法により、多結晶シリコン層８をゲート
電極上の一部にまたがってパターニングし、その上部に
チタンシリサイド層１１を成長させ、このチタンシリサ
イド層１１に対してコンタクト孔を開孔し、上部の金属
配線と電気的接続を得ている。この場合、コンタクト孔
は、第１の酸化膜５を介してゲート電極上部に存在する
チタンシリサイド層１１に対して開孔されている。

第４図ａ）、ｂ）では２つのＭＯＳ）ランジスタがある
程度の距離をもって配置されている場合でかつ、向い合
って配置された拡散層がともにソースである場合につい
て示す。

本発明の製造方法により、多結晶シリコン層８を向い合
う２つのＭＯＳ）ランジスタのソースを接続スる様にパ
ターニングし、その上部にチタンシリサイド層１１を形
成し、このチタンシリサイド層１１に対してコンタクト
孔を開孔し、上部の金属配線１５と電気的接続を得てい
る。この場合のソースのコンタクト孔は、フィールド酸
化膜上のチタンシリサイド層１１に対して開孔される。

また、第３図のＴｒ、２、第４図のＴｒ、１゜Ｔｒ、２
のドレインに接続するコンタクト孔の面積の大部分は、
フィールド上に引き出されたチタンシリサイド層１１領
域であり、ドレイン拡散層の面積は小さく抑えられてい
る。

〔発明の効果〕

以上説明した様に本発明の製造方法では、ＭｏＳトラン
ジスタのソース・ドレインに対して開孔するコンタクト
孔を、ソース・ドレインからフィールド酸化膜上に引き
出したチタンシリサイド層に対して開孔するため、ソー
ス・ドレイン拡散層の面積を極少に抑えることができる
。

従って、半導体基板とソース・ドレイン拡散層との接合
容量を著しく低減でき、集積回路装置の高速動作が可能
となる。

また、ソース・ドレインから引き田したチタンシリサイ
ド層を酸化膜を介してゲート電極上部にまで形成でき、
その領域のチタンシリサイド層上ニコンタクト孔を開孔
できるため、コンタクト孔を開孔するために必要な面積
を拡散層上に設ける必要がなく、トランジスタの面積を
小さくできる。

従って、集積回路装置の集積度を向上させることができ
るという効果を有する。

さらに、多結晶シリコンのパターニングを任意に行なえ
るため、別々の拡散層を多結晶シリコンとチタンシリサ
イド層の２層構造配線で接続でき、より高密度な素子配
置が可能となる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための工程順に示した
断面図である。 第２図は本発明の詳細な説明するための平面図である。 第３図２第４図は本発明を活用したＭｏＳトランジスタ
を配ｆ！！を説明するための平面図及び断面図である。 第５図は従来の製造方法を説明するための工程順に示し
た断面図である。 第６図は従来の製造方法を説明するための平面図である
。 ■・・・・・半導体基板、２・・・・・・フィールド酸
化膜、３・・・・・ゲート酸化膜、４・・・・・・ゲー
ト電極、５・・・・・・第１の酸化膜、６・・・・・・
低濃度不純物拡散層、７・・・・・第２の酸化膜、８・
・・・・・多結晶シリコン層、９・・・・・・フォトレ
ジスト、１０・・・・・・チタン層、１１・・・・・・
チタンシリサイド層、１２・・・・・・高濃度不純物拡
散層、１３・・・・・・層間絶縁膜、１４・・・・・・
タングステン又はタングステンシリサイド、１５・・印
・金属配線。 代理人　弁理士　　内　原　　　晋 ！ 第 図 第 閃 第 乙 図 第 図 耐 α）　Ａ

Claims (1)

【特許請求の範囲】
1. 一導電型を有する半導体基板上にフィールド領域及び活
   性領域を形成し、活性領域上にゲート酸化膜を形成する
   工程と、ゲート酸化膜上に所定のパターンでゲート電極
   及びゲート電極と同一パターンの第１の酸化膜を形成す
   る工程と、半導体基板と逆導電型の第１の不純物を前記
   ゲート電極をマスクとして自己整合的に半導体基板中に
   イオン注入し、低濃度の不純物拡散層を形成する工程と
   、第２の酸化膜を半導体基板上に成長させ異方性エッチ
   ングによって前記ゲート電極側壁部にのみ第２の酸化膜
   を残すと同時に、ゲート電極及びフィールド領域以外の
   半導体基板表面を露出させる工程と、多結晶シリコン層
   を成長させた後、多結晶シリコン層を所定の形状にパタ
   ーニングする工程と、全面にチタン膜を形成した後、熱
   処理を施し、前記多結晶シリコン上部及び露出している
   半導体基板表面上にチタンシリサイド層を形成する工程
   と、未反応チタン層を除去し、半導体基板と逆導電型の
   第２の不純物を前記電極電極及び側壁部の第２の酸化膜
   をマスクとして、自己整合的に前記チタンシリサイド層
   及び半導体基板中にイオン注入する工程と、熱処理を施
   し、高濃度のソース・ドレイン拡散層を半導体基板中に
   形成する工程と、層間絶縁膜を成長させ、前記チタンシ
   リサイド層上の層間絶縁膜にコンタクト孔を開孔し、上
   部金属配線と電気的接続を行なう工程とを含むことを特
   徴とする半導体装置の製造方法。