JPH0484507A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0484507A JPH0484507A JP2200651A JP20065190A JPH0484507A JP H0484507 A JPH0484507 A JP H0484507A JP 2200651 A JP2200651 A JP 2200651A JP 20065190 A JP20065190 A JP 20065190A JP H0484507 A JPH0484507 A JP H0484507A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の概要］
多チャンネルのカスケード接続の差動増幅回路に関し。
一層の多チャンネル化に際して雑音の周波数特性の向−
１−を目的とし。
１−を目的とし。
多数のチャンネルを各ＢＹ毎に分けて群チャンネルを構
成し、一対のベース接地トランジスタからなるトランジ
スタ組を各群チャンネル毎に備え。
成し、一対のベース接地トランジスタからなるトランジ
スタ組を各群チャンネル毎に備え。
この各トランジスタ組の出力側を一括に接続して信号出
力端子とするように構成する。
力端子とするように構成する。
［産業上の利用分野］
本発明は、多チャンネルの入力の一つをアクティヴにし
て一つのチャンネルの入力信号を増幅して出力する形式
の多チャンネルのカスケード接続の差動増幅回路に関す
る。
て一つのチャンネルの入力信号を増幅して出力する形式
の多チャンネルのカスケード接続の差動増幅回路に関す
る。
ハードディスク等の磁気記憶装置において読出し回路の
第一段増幅回路として使用されるカスケード接続の差動
増幅回路は、従来２〜４チヤンネルとして構成されてい
たが、磁気記憶装置の高容量化に対応して信号処理能力
の向上が要請され１例えば８〜１０チヤンネルというよ
うな一層の多チャンネル化が必要となってきており、こ
の多チャンネル化においても従来と同等又はそれ以」−
の低雑音性、低入力容量特性、高周波数域での雑音の周
波数特性が要請されている。
第一段増幅回路として使用されるカスケード接続の差動
増幅回路は、従来２〜４チヤンネルとして構成されてい
たが、磁気記憶装置の高容量化に対応して信号処理能力
の向上が要請され１例えば８〜１０チヤンネルというよ
うな一層の多チャンネル化が必要となってきており、こ
の多チャンネル化においても従来と同等又はそれ以」−
の低雑音性、低入力容量特性、高周波数域での雑音の周
波数特性が要請されている。
［従来の技術］
従来のカスケード接続の差動増幅回路を第６図に示す。
なお同図をはじめとして各図においては、各チャンネル
１の内部回路は全て同じ構成を有するため、一部のチャ
ンネル１を除いて他のチャンネルの内部回路の図示を省
略している。
１の内部回路は全て同じ構成を有するため、一部のチャ
ンネル１を除いて他のチャンネルの内部回路の図示を省
略している。
同図において夫々のベースを信号入力端子１１゜１２と
する一対のトランジスタＱ１．Ｑ２はエミッタ相互が直
接接続された差動対として構成され差動対と、この差動
対をアクティヴにする選択部として成るトランジスタＱ
３とが組合されて一つのチャンネル１を構成する。各チ
ャンネル１の差動対の一方のトランジスタＱ１は、他の
チャンネル１の差動対の一方のトランジスタＱ１と夫々
のコレクタ相互において一括接続されて第一の一括接続
部を形成し、同様に各チャンネル１の差動対の他方のト
ランジスタＱ２は、他のチャンネル１の差動対の他方の
トランジスタＱ２と夫々のコレクタ相互において一括接
続されて第二の一括接続部を形成するよう、夫々構成さ
れる。
する一対のトランジスタＱ１．Ｑ２はエミッタ相互が直
接接続された差動対として構成され差動対と、この差動
対をアクティヴにする選択部として成るトランジスタＱ
３とが組合されて一つのチャンネル１を構成する。各チ
ャンネル１の差動対の一方のトランジスタＱ１は、他の
チャンネル１の差動対の一方のトランジスタＱ１と夫々
のコレクタ相互において一括接続されて第一の一括接続
部を形成し、同様に各チャンネル１の差動対の他方のト
ランジスタＱ２は、他のチャンネル１の差動対の他方の
トランジスタＱ２と夫々のコレクタ相互において一括接
続されて第二の一括接続部を形成するよう、夫々構成さ
れる。
双方の一括接続部は夫々、トランジスタ組を構成する第
一ベース接地トランジスタＱ４及び第二ベース接地トラ
ンジスタＱ５の夫々のエミッタ端子に接続されている。
一ベース接地トランジスタＱ４及び第二ベース接地トラ
ンジスタＱ５の夫々のエミッタ端子に接続されている。
この双方のベース接地トランジスタＱ４．Ｑ５のコレク
タ端子は、夫々負荷抵抗Ｒ１，Ｒ２を介して同一電源Ｖ
ｃｃに接続されると共に、一対の信号出力端子４１．、
４２として構成されている。
タ端子は、夫々負荷抵抗Ｒ１，Ｒ２を介して同一電源Ｖ
ｃｃに接続されると共に、一対の信号出力端子４１．、
４２として構成されている。
−に記全体の構成により１選択された一つのチャンネル
１の入力信号端子１１．１２からの入力信号は、信号出
力端子４１．４２から増幅して出力され。
１の入力信号端子１１．１２からの入力信号は、信号出
力端子４１．４２から増幅して出力され。
次段の増幅回路に入力され或いは出力信号としてそのま
ま利用される。
ま利用される。
［発明が解決しようとする課題］
前述の如くハードディスク等の磁気記憶装置の高密度化
、大容量化に伴い、従来の多チャンネルのカスケード接
続の差動増幅回路においては、信号処理能力の向−１−
を目的とする一層の多チャンネル化と高周波数域の雑音
の周波数特性の向」−とが常に要請されている。
、大容量化に伴い、従来の多チャンネルのカスケード接
続の差動増幅回路においては、信号処理能力の向−１−
を目的とする一層の多チャンネル化と高周波数域の雑音
の周波数特性の向」−とが常に要請されている。
本発明は、従来の多チャンネルのカスケード接続の差動
増幅回路の一層の多チャンネル化を図ると共に、この−
層の多チャンネル化においても高周波数域における雑音
の周波数特性を一定に維持し、もって前記要請に応える
ことを目的とする。
増幅回路の一層の多チャンネル化を図ると共に、この−
層の多チャンネル化においても高周波数域における雑音
の周波数特性を一定に維持し、もって前記要請に応える
ことを目的とする。
［課題を達成するための手段］
第１図は本発明の原理図である。
多数のチャンネル１を各群毎に分けて群チャンネルＡＢ
、Ｃを構成し、一対のベース接地トランジスタからなる
トランジスタ組２Ａ、２Ｂ。
、Ｃを構成し、一対のベース接地トランジスタからなる
トランジスタ組２Ａ、２Ｂ。
２Ｃを各群チャンネルＡ、Ｂ、Ｃ毎に備え、この各トラ
ンジスタ組２Ａ、２Ｂ、２Ｃの出力側を一括に接続しこ
れを信号出力端子４１．４２とする。
ンジスタ組２Ａ、２Ｂ、２Ｃの出力側を一括に接続しこ
れを信号出力端子４１．４２とする。
本発明は下記の知見による。
従来の４チヤンネルのカスケード接続の差動増幅回路を
前提として一層の多チャンネル化を図る場合１例えば８
チヤンネルとする場合には、第５図に示した比較例の増
幅回路が選択されることとなる。
前提として一層の多チャンネル化を図る場合１例えば８
チヤンネルとする場合には、第５図に示した比較例の増
幅回路が選択されることとなる。
即ち、ＩＣ回路としてかかる増幅回路を構成すれば、当
然のことながらチップ面積は極限に近くまでその極小化
が図られるものであり、しかも多くのチャンネルが存在
しているこのカスケード接続の差動増幅回路にあっては
、常に唯一つのチャンネルのみがアクティヴとなるよう
選択されるものであり、唯一つの信号を増幅伝達するも
のであることを考慮すれば、前記従来のカスケード接続
の差動増幅回路において全てのチャンネルを並列的に接
続し、一つのトランジスタ組と組み合わせる比較例の増
幅回路（第５図）を選択することがまず試みられよう。
然のことながらチップ面積は極限に近くまでその極小化
が図られるものであり、しかも多くのチャンネルが存在
しているこのカスケード接続の差動増幅回路にあっては
、常に唯一つのチャンネルのみがアクティヴとなるよう
選択されるものであり、唯一つの信号を増幅伝達するも
のであることを考慮すれば、前記従来のカスケード接続
の差動増幅回路において全てのチャンネルを並列的に接
続し、一つのトランジスタ組と組み合わせる比較例の増
幅回路（第５図）を選択することがまず試みられよう。
本発明においては、まず上記の如き比較例の増幅回路の
場合について所要信号特性の解析を行ったところ、雑音
の周波数特性が１０〜１．００Ｍ１ｌｚの高い周波数域
で劣化することが明らかになったのでその改良のため、
さらに検討を加えたものである。その結果本発明の構成
によれば比較例の増幅回路の欠点が解消されることを見
出したものである。
場合について所要信号特性の解析を行ったところ、雑音
の周波数特性が１０〜１．００Ｍ１ｌｚの高い周波数域
で劣化することが明らかになったのでその改良のため、
さらに検討を加えたものである。その結果本発明の構成
によれば比較例の増幅回路の欠点が解消されることを見
出したものである。
［作用コ
即ち、多数のチャンネルを群毎に分けて群チャンネルを
構成し、この群チャンネル毎に各トランジスタ組を組合
せたことで、アクティヴとされない各チャンネルの出力
端子及びこれを接続する配線と基板との間に存在する寄
生容量が、アクティヴとされた群のトランジスタ組に付
加されず、アクティヴとされた群のトランジスタ組を構
成するベース接地トランジスタの入出力端子間の寄生容
量が減少して高周波数域での周波数特性が向上し、カス
ケード接続の差動増幅回路全体の雑音の周波数特性が向
上する。
構成し、この群チャンネル毎に各トランジスタ組を組合
せたことで、アクティヴとされない各チャンネルの出力
端子及びこれを接続する配線と基板との間に存在する寄
生容量が、アクティヴとされた群のトランジスタ組に付
加されず、アクティヴとされた群のトランジスタ組を構
成するベース接地トランジスタの入出力端子間の寄生容
量が減少して高周波数域での周波数特性が向上し、カス
ケード接続の差動増幅回路全体の雑音の周波数特性が向
上する。
［実施例］
図面を参照して本発明の実施例について更に説明する。
第２図は本発明の第一の実施例の回路図である。同図に
おいて各チャンネル１，１′は、一対のＮＰＮトランジ
スタＱｌ、Ｑ２．Ｑｌ’、Ｑ２’から成る差動対と、こ
の差動対の各トランジスタＱｌ、Ｑ２．Ｑｌ’、Ｑ２’
の相互に接続されたエミッタ端子にコレクタが接続され
、且つ選択端子Ｉ３を介してチャンネル選択信号がベー
スに供給される第三〇ＮＰＮ トランジスタＱ３．Ｑ３
’とから構成される。
おいて各チャンネル１，１′は、一対のＮＰＮトランジ
スタＱｌ、Ｑ２．Ｑｌ’、Ｑ２’から成る差動対と、こ
の差動対の各トランジスタＱｌ、Ｑ２．Ｑｌ’、Ｑ２’
の相互に接続されたエミッタ端子にコレクタが接続され
、且つ選択端子Ｉ３を介してチャンネル選択信号がベー
スに供給される第三〇ＮＰＮ トランジスタＱ３．Ｑ３
’とから構成される。
各チャンネルは二群に分割されており、各群には夫々４
個のチャンネル１．１′が含まれている。
個のチャンネル１．１′が含まれている。
各群チャンネルＡ、Ｂにおいては１群内の各チャンネル
の差動対の一方のトランジスタＱｌ、Ｑｌ’のコレクタ
は群チャンネルＡ、Ｂ毎に一括接続されて第一の一括接
続部を形成し、他方のトランジスタＱ２．Ｑ２’のコレ
クタも同様に群チャンネルＡ、Ｂ毎に一括接続されて第
二の一括接続部を形成している。
の差動対の一方のトランジスタＱｌ、Ｑｌ’のコレクタ
は群チャンネルＡ、Ｂ毎に一括接続されて第一の一括接
続部を形成し、他方のトランジスタＱ２．Ｑ２’のコレ
クタも同様に群チャンネルＡ、Ｂ毎に一括接続されて第
二の一括接続部を形成している。
トランジスタ組２Ａ、２Ｂを構成する各第一ベース接地
トランジスタＱ４．Ｑ４’のエミッタは、前記一括接続
されたコレクタから成る第一の一括接続部と接続され、
同様に各第二ベース接地トランジスタＱ５．Ｑ５’のエ
ミッタは、前記一括接続されたコレクタから成る第二の
一括接続部と接続されており、各群チャンネルＡ、Ｂと
トランジスタ組２Ａ、２Ｂとが組合わされる。
トランジスタＱ４．Ｑ４’のエミッタは、前記一括接続
されたコレクタから成る第一の一括接続部と接続され、
同様に各第二ベース接地トランジスタＱ５．Ｑ５’のエ
ミッタは、前記一括接続されたコレクタから成る第二の
一括接続部と接続されており、各群チャンネルＡ、Ｂと
トランジスタ組２Ａ、２Ｂとが組合わされる。
各群チャンネルＡ、Ｂと組合わされた夫々のトランジス
タ組２Ａ、２Ｂの第一ベース接地トランジスタＱ４のコ
レクタ端子は他のトランジスタ組の第一ベース接地トラ
ンジスタＱ４’のコレクタ端子と一括接続されて一方の
信号出力端子４１となり、第二ベース接地トランジスタ
Ｑ５のコレクタ端子も同様に他のトランジスタ組の第二
ベース接地トランジスタのコレクタ端子と一括接続され
て他方の信号出力端子４２となり、これにより一対の信
号出力端子４１．４２が形成される。
タ組２Ａ、２Ｂの第一ベース接地トランジスタＱ４のコ
レクタ端子は他のトランジスタ組の第一ベース接地トラ
ンジスタＱ４’のコレクタ端子と一括接続されて一方の
信号出力端子４１となり、第二ベース接地トランジスタ
Ｑ５のコレクタ端子も同様に他のトランジスタ組の第二
ベース接地トランジスタのコレクタ端子と一括接続され
て他方の信号出力端子４２となり、これにより一対の信
号出力端子４１．４２が形成される。
第２図の構成により１選択されたチャンネル１．１′を
アクティヴにするためのチャンネル選択信号が選択端子
１３．１３’を通じて当該チャンネルに伝達されると、
一対の信号入力端子１１．１２゜１１’ 、 １２’
に入力された信号は、当該チャンネル１．１′及び当該
群チャンネルＡ、Ｂと組み合わされたトランジスタ組２
Ａ、２Ｂによって増幅され、信号出力端子４１．４２を
経て次段の増幅回路に伝達され或いは出力信号として利
用される。
アクティヴにするためのチャンネル選択信号が選択端子
１３．１３’を通じて当該チャンネルに伝達されると、
一対の信号入力端子１１．１２゜１１’ 、 １２’
に入力された信号は、当該チャンネル１．１′及び当該
群チャンネルＡ、Ｂと組み合わされたトランジスタ組２
Ａ、２Ｂによって増幅され、信号出力端子４１．４２を
経て次段の増幅回路に伝達され或いは出力信号として利
用される。
この実施例においては、差動対を構成するＮＰＮ トラ
ンジスタＱｌ、Ｑ２．Ｑｌ’、Ｑ２’のコレクタを、各
群内の各組毎に一括接続し、当該ｌ・ランジスタ組の一
対のベース接地トランジスタＱ４．Ｑ５．Ｑ４’、Ｑ５
’のエミッタと夫々接続しているため、アクティヴとさ
れたチャンネルとは別の群に属する各チャンネルのトラ
ンジスタのコレクタ及びこれらを接続する配線の対地間
寄生容量は、アクティヴとされたチャンネルの群と組合
されたトランジスタ組の入出力間の寄生容量とはならず
比較例の増幅回路に比べて特に高周波数域における雑音
の周波数特性が向上する。
ンジスタＱｌ、Ｑ２．Ｑｌ’、Ｑ２’のコレクタを、各
群内の各組毎に一括接続し、当該ｌ・ランジスタ組の一
対のベース接地トランジスタＱ４．Ｑ５．Ｑ４’、Ｑ５
’のエミッタと夫々接続しているため、アクティヴとさ
れたチャンネルとは別の群に属する各チャンネルのトラ
ンジスタのコレクタ及びこれらを接続する配線の対地間
寄生容量は、アクティヴとされたチャンネルの群と組合
されたトランジスタ組の入出力間の寄生容量とはならず
比較例の増幅回路に比べて特に高周波数域における雑音
の周波数特性が向上する。
第３図（ａ） 、（ｂ） 、（ｃ）に夫々各チャンネル
１の構成を示す回路図を例として掲げる。同図（ａ）は
第２図に示したチャンネルの回路図と同じであり。
１の構成を示す回路図を例として掲げる。同図（ａ）は
第２図に示したチャンネルの回路図と同じであり。
同図（ｂ）は一対のバイポーラトランジスタＱｌ。
Ｑ２のエミッタ相互がダイオードＤＩ、Ｄ２を介して接
続され、同図（Ｃ）では同様にエミッタ相互が抵抗Ｒ１
，Ｒ２を介して接続されている。同図（ｂ） （Ｃ）の
回路によれば、各チャンネル内のトランジスタＱｌ、Ｑ
２．Ｑｌ’、Ｑ２’の人力容量を小さくすることができ
る。しかしこの場合回路内で発生する雑音は幾分増大す
る傾向にある。同図（ａ）〜（ｅ）のいずれも差動対を
バイポーラトランジスタによって構成した好適な例を示
したが１周知の如く電界効果トランジスタから構成され
る差動対を採用することも可能である。
続され、同図（Ｃ）では同様にエミッタ相互が抵抗Ｒ１
，Ｒ２を介して接続されている。同図（ｂ） （Ｃ）の
回路によれば、各チャンネル内のトランジスタＱｌ、Ｑ
２．Ｑｌ’、Ｑ２’の人力容量を小さくすることができ
る。しかしこの場合回路内で発生する雑音は幾分増大す
る傾向にある。同図（ａ）〜（ｅ）のいずれも差動対を
バイポーラトランジスタによって構成した好適な例を示
したが１周知の如く電界効果トランジスタから構成され
る差動対を採用することも可能である。
第４図には本発明の第二の実施例の回路図が示されてい
る。第１図との違いは主としてトランジスタ組２Ａ、２
Ｂの出力端子となるコレクタ側にシャント用のショット
キーダイオードＳＤＩ。
る。第１図との違いは主としてトランジスタ組２Ａ、２
Ｂの出力端子となるコレクタ側にシャント用のショット
キーダイオードＳＤＩ。
ＳＯ２、ＳＤＩ’、 ＳＤ２’が接続され、各コレクタ
はこのショットキーダイオードを介して一括に接続され
ており、この一括接続部が信号出力端子４１．４２とし
て構成されていることである。このようにするとアクテ
ィヴにされたチャンネルを含む群チャンネル以外の群チ
ャンネルと組合わされたトランジスタ組のベース接地ト
ランジスタによる信号出力端子の対地間寄生容量の増大
を防止でき９周波数特性の向」二を図ることができる。
はこのショットキーダイオードを介して一括に接続され
ており、この一括接続部が信号出力端子４１．４２とし
て構成されていることである。このようにするとアクテ
ィヴにされたチャンネルを含む群チャンネル以外の群チ
ャンネルと組合わされたトランジスタ組のベース接地ト
ランジスタによる信号出力端子の対地間寄生容量の増大
を防止でき９周波数特性の向」二を図ることができる。
ショッ］・キーダイオードＳＤＩ 、 ＳＯ２、ＳＤＩ
’、 ＳＤ２’に代えて抵抗を介して各トランジスタ組
の出力端子を一括接続することも可能である。
’、 ＳＤ２’に代えて抵抗を介して各トランジスタ組
の出力端子を一括接続することも可能である。
第７図に従来、前記比較例及び本発明の第一の実施例に
係る夫々のカスケード接続の差動増幅回路における入力
換算雑音電圧（ｎＶ／ｆ［）の周波数特性が示されてい
る。同図（ａ）に示された本発明の実施例の８チヤンネ
ルの差動増幅回路線図の場合、１〜１．００ Ｍ Ｈ２
の周波数域において同図（Ｃ）に示された４チヤンネル
の差動増幅回路の入力換算電圧の周波数特性と同様に好
適な線図を得ることができ −層の多チャンネル化に際
して増加したチャンネルを単に一括に接続して一つのト
ランジスタ組と組合わせて構成した比較例のカスケード
接続の差動増幅回路の線図に比して良好な特性を有して
いる。比較例の回路の特性の場合、高密度のハードディ
スク装置に使用した場合には入力換算雑音電圧が、良好
な特性についての上限値である０、９ ｎＶム月■を越
えており、このままでは１〜１００ＭＩＩＺの周波数域
において使用に耐え得ないものであることが理解できる
。
係る夫々のカスケード接続の差動増幅回路における入力
換算雑音電圧（ｎＶ／ｆ［）の周波数特性が示されてい
る。同図（ａ）に示された本発明の実施例の８チヤンネ
ルの差動増幅回路線図の場合、１〜１．００ Ｍ Ｈ２
の周波数域において同図（Ｃ）に示された４チヤンネル
の差動増幅回路の入力換算電圧の周波数特性と同様に好
適な線図を得ることができ −層の多チャンネル化に際
して増加したチャンネルを単に一括に接続して一つのト
ランジスタ組と組合わせて構成した比較例のカスケード
接続の差動増幅回路の線図に比して良好な特性を有して
いる。比較例の回路の特性の場合、高密度のハードディ
スク装置に使用した場合には入力換算雑音電圧が、良好
な特性についての上限値である０、９ ｎＶム月■を越
えており、このままでは１〜１００ＭＩＩＺの周波数域
において使用に耐え得ないものであることが理解できる
。
なお１本実施例においては群チャンネルを二つとしたも
のを示したが３以上の群チャンネルでも同様に構成でき
る。好ましくは一つの群チャンネルは５以下のチャンネ
ル数として高周波数域における雑音の周波数特性を一定
の良好な範囲に維持する。
のを示したが３以上の群チャンネルでも同様に構成でき
る。好ましくは一つの群チャンネルは５以下のチャンネ
ル数として高周波数域における雑音の周波数特性を一定
の良好な範囲に維持する。
［発明の効果］
以」二説明したように１本発明のカスケード接続の差動
増幅回路では、トランジスタ組での入出力端子間の寄生
容量が減少する結果、−層の多チャンネル化においても
高周波数域における雑音の周波数特性が一定の良好な範
囲に維持可能である。
増幅回路では、トランジスタ組での入出力端子間の寄生
容量が減少する結果、−層の多チャンネル化においても
高周波数域における雑音の周波数特性が一定の良好な範
囲に維持可能である。
第１図は本発明の原理図。
第２図は本発明の第一の実施例の回路図。
第３図は各チャンネルの回路例を示す図。
第４図は本発明の第二の実施例の回路図。
第５図は本発明の増幅回路と比較するための比較例の回
路図 第６図は従来のカスケード接続の差動増幅回路の回路図
。 第７図は各増幅回路における入力換算雑音電圧の周波数
特性図である。 第１図において、１はチャンネル、２Ａ。 ２Ｂ、２Ｃはトランジスタ組、 ４１．４２は信号出力
端子、Ａ、Ｂ、Ｃは群チャンネルを示す。
路図 第６図は従来のカスケード接続の差動増幅回路の回路図
。 第７図は各増幅回路における入力換算雑音電圧の周波数
特性図である。 第１図において、１はチャンネル、２Ａ。 ２Ｂ、２Ｃはトランジスタ組、 ４１．４２は信号出力
端子、Ａ、Ｂ、Ｃは群チャンネルを示す。
Claims (3)
- （１）夫々のベース又はゲートを一対の信号入力端子と
し、夫々のエミッタ、又はソース・ドレインのいずれか
が共通に接続され、且つコレクタ、又はソース・ドレイ
ンを一対の出力端子とする一対のトランジスタからなる
差動対と、該差動対をアクティヴにするために前記共通
接続された端子に接続された選択部とから構成されるチ
ャンネル（１）を複数備え、 前記複数のチャンネル（１）を群毎に区分して複数の群
チャンネル（Ａ、Ｂ、Ｃ）を構成し、前記差動対の一方
のトランジスタの出力端子相互及び他方のトランジスタ
の出力端子相互を夫々群チャンネル（Ａ、Ｂ、Ｃ）毎に
一括接続して第一及び第二の一括接続部を形成し、 前記第一の一括接続部と接続されて前記一方のトランジ
スタとカスケード接続された第一ベース接地トランジス
タと、前記第二の一括接続部と接続されて前記他方のト
ランジスタとカスケード接続された第二ベース接地トラ
ンジスタとにより構成されるトランジスタ組（２Ａ、２
Ｂ、２Ｃ）を前記群チャンネル（Ａ、Ｂ、Ｃ）毎に備え
、 前記各トランジスタ組（２Ａ、２Ｂ、２Ｃ）の、夫々の
第一ベース接地トランジスタの出力端子相互、及び夫々
の第二ベース接地トランジスタの出力端子相互を夫々一
括に接続して一対の信号出力端子（４１、４２）を形成
し、 アクティヴとされた一つのチャンネル（１）の信号入力
端子に印加された信号を増幅して一つの増幅信号として
出力することを特徴とする差動増幅回路。 - （２）請求項１記載の差動増幅回路において、前記差動
対がバイポーラトランジスタから構成され、該バイポー
ラトランジスタのエミッタ相互が抵抗又はダイオードを
介して接続されていることを特徴とする差動増幅回路。 - （３）請求項１記載の差動増幅回路において、前記各群
の第一ベース接地トランジスタ相互及び第二ベース接地
トランジスタ相互が、夫々抵抗又はダイオードを介して
一括に接続されていることを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200651A JP2982246B2 (ja) | 1990-07-26 | 1990-07-26 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200651A JP2982246B2 (ja) | 1990-07-26 | 1990-07-26 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0484507A true JPH0484507A (ja) | 1992-03-17 |
| JP2982246B2 JP2982246B2 (ja) | 1999-11-22 |
Family
ID=16427950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200651A Expired - Fee Related JP2982246B2 (ja) | 1990-07-26 | 1990-07-26 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982246B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000156616A (ja) * | 1998-11-19 | 2000-06-06 | Sony Corp | 多入力差動増幅回路 |
| EP4094920A1 (en) | 2021-05-25 | 2022-11-30 | Aoki Technical Laboratory, Inc. | Injection molding mold, injection stretch blow molding machine, and method for producing hollow molded body |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3089761B2 (ja) | 1991-11-20 | 2000-09-18 | 富士通株式会社 | 差動増幅回路 |
-
1990
- 1990-07-26 JP JP2200651A patent/JP2982246B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000156616A (ja) * | 1998-11-19 | 2000-06-06 | Sony Corp | 多入力差動増幅回路 |
| EP4094920A1 (en) | 2021-05-25 | 2022-11-30 | Aoki Technical Laboratory, Inc. | Injection molding mold, injection stretch blow molding machine, and method for producing hollow molded body |
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| Publication number | Publication date |
|---|---|
| JP2982246B2 (ja) | 1999-11-22 |
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