JPH0484783A - Test method for semiconductor integrated circuit - Google Patents
Test method for semiconductor integrated circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の試験を行うための半導体集
積回路の試験方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit testing method for testing a semiconductor integrated circuit.
半導体集積回路には、ｎビットのパラレルシリアルシフ
トレジスタに内部ゲートを備えるものがある。このよう
な半導体集積回路における試験時の故障検出率を向上さ
せる方法として、試験パターンでの向上を計っている。Some semiconductor integrated circuits include an n-bit parallel serial shift register with internal gates. As a method for improving the failure detection rate during testing of such semiconductor integrated circuits, improvements are being made in test patterns.
また、内部ゲートの信号変化が外部出力端子の信号変化
として現れない場合は、その内部ゲートの出力を故障検
出用の外部出力端子と接続することにより、故障検出率
を向上させている。Further, when a signal change at an internal gate does not appear as a signal change at an external output terminal, the output of the internal gate is connected to an external output terminal for failure detection, thereby improving the failure detection rate.
〔発明が解決しようとする課題］
このような半導体集積回路において、信号変化が外部出
力端子の信号変化として現れない内部ゲートが複数ある
場合には、故障検出用の外部出力端子も複数必要となり
、半導体集積回路全体の外部端子数を増加させることと
なる。また、故障検出用の外部出力端子数に上限がある
ため、故障検出ができない内部ゲートがでてくる可能性
がある。[Problems to be Solved by the Invention] In such a semiconductor integrated circuit, if there are multiple internal gates whose signal changes do not appear as signal changes at external output terminals, multiple external output terminals for failure detection are also required. This increases the number of external terminals of the entire semiconductor integrated circuit. Furthermore, since there is an upper limit on the number of external output terminals for fault detection, there is a possibility that some internal gates will not be able to detect faults.
本発明の目的は、このような欠点を除去し、少ない端子
数で内部ゲートの試験を可能にする半導体集積回路の試
験方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit testing method that eliminates such drawbacks and enables testing of internal gates with a reduced number of terminals.
本発明は、ｎ個の内部ゲートを備えるｎビットのパラレ
ルシリアルシフトレジスタから成る半導体集積回路を試
験するための半導体集積回路の試験方式であって、
パラレルデータを半導体集積回路のｎ個の内部ゲートに
加える入力手段を設け、
この入力手段により加えられたパラレルデータをシリア
ルに取り出してｎ個の内部ゲートの試験を行うことを特
徴としている。The present invention is a semiconductor integrated circuit test method for testing a semiconductor integrated circuit consisting of an n-bit parallel serial shift register equipped with n internal gates, the method comprising: transmitting parallel data to the n internal gates of the semiconductor integrated circuit; The present invention is characterized in that it is provided with an input means for applying data to the n internal gates, and serially extracts the parallel data applied by the input means to test the n internal gates.
また、本発明は、ｎ個の内部ゲートを備えるｎビットの
パラレルシリアルシフトレジスタから成る半導体集積回
路を試験するための半導体集積回路の試験方式であって
、
前記ｎビットのパラレルシリアルシフトレジスタのパラ
レルモードとシリアルモードとの切り換えを制御するた
めの信号を入力する外部入力端子１本を設け、前記ｎビ
ットのパラレルシリアルシフトレジスタヘクロック信号
を入力する外部入力端子１本を設け、前記ｎビットのパ
ラレルシリアルシフトレジスタにｎ個の内部ゲートの出
力信号を入力するための内部入力端子ｎ本を設け、前記
ｎビットのパラレルシリアルシフトレジスタの信号を出
力する外部出力端子１本を設けたことを特徴としている
。The present invention also provides a semiconductor integrated circuit testing method for testing a semiconductor integrated circuit consisting of an n-bit parallel serial shift register having n internal gates, comprising: One external input terminal is provided for inputting a signal for controlling switching between mode and serial mode, one external input terminal is provided for inputting a clock signal to the n-bit parallel serial shift register, and one external input terminal is provided for inputting a clock signal to the n-bit parallel serial shift register. A parallel serial shift register is provided with n internal input terminals for inputting output signals of n internal gates, and one external output terminal is provided for outputting a signal of the n-bit parallel serial shift register. It is said that
次に、本発明の実施例について、図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を示す回路図である。第１
図の半導体集積回路の試験方式は、ｎビットパラレルシ
リアルシフトレジスタ１の試験を行うためのものである
。このｎビットのパラレルシリアルシフトレジスタｌに
は、ｎ個の内部ゲートが備えられている。FIG. 1 is a circuit diagram showing one embodiment of the present invention. 1st
The semiconductor integrated circuit testing method shown in the figure is for testing an n-bit parallel serial shift register 1. This n-bit parallel serial shift register l is provided with n internal gates.
この半導体集積回路の試験方式は、ｎビットパラレルシ
リアルシフトレジスタ１のパラレルデータ入力端子２１
〜２７を半導体集積回路の故障検出を行う内部ゲート回
路に接続する。シリアルデータ入力端子３を半導体集積
回路の内部でロウレベルに固定する。パラレルシリアル
モード切替入力端子４とクロック入力端子５とを半導体
集積回路の外部入力端子に接続する。データ出力端子６
を半導体集積回路の外部出力端子に接続する。This semiconductor integrated circuit testing method uses the parallel data input terminal 21 of the n-bit parallel serial shift register 1.
.about.27 are connected to an internal gate circuit that performs failure detection of the semiconductor integrated circuit. The serial data input terminal 3 is fixed at a low level inside the semiconductor integrated circuit. The parallel-serial mode switching input terminal 4 and the clock input terminal 5 are connected to an external input terminal of the semiconductor integrated circuit. Data output terminal 6
Connect to the external output terminal of the semiconductor integrated circuit.
次に、本実施例の動作を、第２図の信号波形図を参照し
て説明する。Next, the operation of this embodiment will be explained with reference to the signal waveform diagram in FIG.
パラレルシリアルモード切替入力端子４の入力信号をシ
リアルモードの状態からパラレルモードに切り替えた後
に、クロツク入力端子５０入力信号をロウレベルからハ
イレベルに切り替える。それから、パラレルデータ入力
端子２．〜２７の入力信号ＡＩ−Ａｎをｎビットパラレ
ルシリアルシフトレジスタに読み込ませ、データ出力端
子６から信号Ａｎを出力する。次に、パラレルシリアル
モード切替入力端子４の入力信号をシリアルモードに切
り替えて、クロック入力端子の入力信号がロウレベルか
らハイレベルに切り替わるごとに、データ出力端子６か
ら、ｎビットパラレルシリアルシフトレジスタ１が保持
している信号Ａ１〜Ａｎ−１を、信号Ａｎ−１から信号
Ａ１の順番に出力する。After the input signal of the parallel serial mode switching input terminal 4 is switched from the serial mode to the parallel mode, the input signal of the clock input terminal 50 is switched from low level to high level. Then, parallel data input terminal 2. -27 input signals AI-An are read into the n-bit parallel serial shift register, and the signal An is output from the data output terminal 6. Next, the input signal of the parallel serial mode switching input terminal 4 is switched to serial mode, and each time the input signal of the clock input terminal switches from low level to high level, the n-bit parallel serial shift register 1 is output from the data output terminal 6. The held signals A1 to An-1 are output in the order of signal An-1 to signal A1.
このように、本実施例である試験回路は、ｎビットのパ
ラレルシリアルシフトレジスタに、ｎビットのパラレル
シリアルシフトレジスタのパラレルモードとシリアルモ
ードの切り替えを制御するための信号を入力する外部入
力端子１本と、ｎビットのパラレルシリアルシフトレジ
スタヘクロッり信号を入力する外部入力端子１本と、ｎ
ビットのパラレルシリアルシフトレジスタにｎ個の内部
ゲートの出力信号を入力するための内部入力端子０本と
、ｎビットのパラレルシリアルシフトレジスタの信号を
出力する外部端子１本とが接続されている。As described above, the test circuit of this embodiment has an external input terminal 1 that inputs a signal to the n-bit parallel-serial shift register to control switching between the parallel mode and the serial mode of the n-bit parallel-serial shift register. one external input terminal for inputting a clock signal to an n-bit parallel serial shift register, and one
Zero internal input terminals for inputting output signals of n internal gates to the bit parallel serial shift register and one external terminal for outputting signals from the n bit parallel serial shift register are connected.
これにより、ｎ個のパラレルデータ入力端子を半導体集
積回路のｎ個の内部ゲートに接続することによって、前
記半導体集積回路のｎ個の内部ゲートの故障検出が可能
となる。Thereby, by connecting the n parallel data input terminals to the n internal gates of the semiconductor integrated circuit, it becomes possible to detect failures in the n internal gates of the semiconductor integrated circuit.
以上説明したように、本発明によれば、ｎビットのパラ
レルシリアルシフトレジスタと外部入力端子２本と外部
出力端子１本の計３本の外部端子と内部入力端子０本を
用いて、ｎ数の内部ゲートの故障検出を行うことができ
る。As explained above, according to the present invention, by using an n-bit parallel serial shift register, a total of three external terminals, two external input terminals, and one external output terminal, and zero internal input terminals, n number of It is possible to detect failures of internal gates.
第１図は、本発明の一実施例を示す回路図、第２図は、
第１図に示した回路の信号波形図である。
１゛ ° ゛ °ｎビットパラレルシリアルシフトレジ
スタ
２、〜２．．・・パラレルデータ入力端子３・・・・・
シリアルデータ入力端子
４・・・・・パラレルシリアルモード切替入力端子
５・・・・・クロンク入力端子
６・・・・・データ出力端子FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an embodiment of the present invention.
2 is a signal waveform diagram of the circuit shown in FIG. 1. FIG. 1゛ °゛ °n-bit parallel serial shift register 2, ~2. ．． ...Parallel data input terminal 3...
Serial data input terminal 4...Parallel serial mode switching input terminal 5...Clock input terminal 6...Data output terminal
Claims (2)
リアルシフトレジスタから成る半導体集積回路を試験す
るための半導体集積回路の試験方式であって、 パラレルデータを半導体集積回路のｎ個の内部ゲートに
加える入力手段を設け、 この入力手段により加えられたパラレルデータをシリア
ルに取り出してｎ個の内部ゲートの試験を行うことを特
徴とする半導体集積回路の試験方式。(1) A semiconductor integrated circuit test method for testing a semiconductor integrated circuit consisting of an n-bit parallel-serial shift register with n internal gates, the method comprising transmitting parallel data to the n internal gates of the semiconductor integrated circuit. 1. A test method for a semiconductor integrated circuit, characterized in that an input means is provided, and n internal gates are tested by serially extracting parallel data applied by the input means.
リアルシフトレジスタから成る半導体集積回路を試験す
るための半導体集積回路の試験方式であって、 前記ｎビットのパラレルシリアルシフトレジスタのパラ
レルモードとシリアルモードとの切り換えを制御するた
めの信号を入力する外部入力端子１本を設け、前記ｎビ
ットのパラレルシリアルシフトレジスタへクロック信号
を入力する外部入力端子１本を設け、前記ｎビットのパ
ラレルシリアルシフトレジスタにｎ個の内部ゲートの出
力信号を入力するための内部入力端子ｎ本を設け、前記
ｎビットのパラレルシリアルシフトレジスタの信号を出
力する外部出力端子１本を設けたことを特徴とする半導
体集積回路の試験方式。(2) A test method for a semiconductor integrated circuit for testing a semiconductor integrated circuit consisting of an n-bit parallel serial shift register having n internal gates, the method comprising: parallel mode and serial mode of the n-bit parallel serial shift register; One external input terminal is provided for inputting a signal for controlling switching between modes, one external input terminal is provided for inputting a clock signal to the n-bit parallel-serial shift register, and the n-bit parallel-serial shift register is A semiconductor characterized in that a register is provided with n internal input terminals for inputting output signals of n internal gates, and one external output terminal is provided for outputting a signal of the n-bit parallel serial shift register. Test method for integrated circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200476A JPH0484783A (en) | 1990-07-27 | 1990-07-27 | Test method for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200476A JPH0484783A (en) | 1990-07-27 | 1990-07-27 | Test method for semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484783A true JPH0484783A (en) | 1992-03-18 |
Family
ID=16424953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200476A Pending JPH0484783A (en) | 1990-07-27 | 1990-07-27 | Test method for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484783A (en) |
-
1990
- 1990-07-27 JP JP2200476A patent/JPH0484783A/en active Pending
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