JPH0484783A - 半導体集積回路の試験方式 - Google Patents
半導体集積回路の試験方式Info
- Publication number
- JPH0484783A JPH0484783A JP2200476A JP20047690A JPH0484783A JP H0484783 A JPH0484783 A JP H0484783A JP 2200476 A JP2200476 A JP 2200476A JP 20047690 A JP20047690 A JP 20047690A JP H0484783 A JPH0484783 A JP H0484783A
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- Japan
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- semiconductor integrated
- integrated circuit
- signal
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000010998 test method Methods 0.000 title claims description 6
- 238000012360 testing method Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の試験を行うための半導体集
積回路の試験方式に関する。
積回路の試験方式に関する。
半導体集積回路には、ｎビットのパラレルシリアルシフ
トレジスタに内部ゲートを備えるものがある。このよう
な半導体集積回路における試験時の故障検出率を向上さ
せる方法として、試験パターンでの向上を計っている。
トレジスタに内部ゲートを備えるものがある。このよう
な半導体集積回路における試験時の故障検出率を向上さ
せる方法として、試験パターンでの向上を計っている。
また、内部ゲートの信号変化が外部出力端子の信号変化
として現れない場合は、その内部ゲートの出力を故障検
出用の外部出力端子と接続することにより、故障検出率
を向上させている。
として現れない場合は、その内部ゲートの出力を故障検
出用の外部出力端子と接続することにより、故障検出率
を向上させている。
〔発明が解決しようとする課題］
このような半導体集積回路において、信号変化が外部出
力端子の信号変化として現れない内部ゲートが複数ある
場合には、故障検出用の外部出力端子も複数必要となり
、半導体集積回路全体の外部端子数を増加させることと
なる。また、故障検出用の外部出力端子数に上限がある
ため、故障検出ができない内部ゲートがでてくる可能性
がある。
力端子の信号変化として現れない内部ゲートが複数ある
場合には、故障検出用の外部出力端子も複数必要となり
、半導体集積回路全体の外部端子数を増加させることと
なる。また、故障検出用の外部出力端子数に上限がある
ため、故障検出ができない内部ゲートがでてくる可能性
がある。
本発明の目的は、このような欠点を除去し、少ない端子
数で内部ゲートの試験を可能にする半導体集積回路の試
験方式を提供することにある。
数で内部ゲートの試験を可能にする半導体集積回路の試
験方式を提供することにある。
本発明は、ｎ個の内部ゲートを備えるｎビットのパラレ
ルシリアルシフトレジスタから成る半導体集積回路を試
験するための半導体集積回路の試験方式であって、 パラレルデータを半導体集積回路のｎ個の内部ゲートに
加える入力手段を設け、 この入力手段により加えられたパラレルデータをシリア
ルに取り出してｎ個の内部ゲートの試験を行うことを特
徴としている。
ルシリアルシフトレジスタから成る半導体集積回路を試
験するための半導体集積回路の試験方式であって、 パラレルデータを半導体集積回路のｎ個の内部ゲートに
加える入力手段を設け、 この入力手段により加えられたパラレルデータをシリア
ルに取り出してｎ個の内部ゲートの試験を行うことを特
徴としている。
また、本発明は、ｎ個の内部ゲートを備えるｎビットの
パラレルシリアルシフトレジスタから成る半導体集積回
路を試験するための半導体集積回路の試験方式であって
、 前記ｎビットのパラレルシリアルシフトレジスタのパラ
レルモードとシリアルモードとの切り換えを制御するた
めの信号を入力する外部入力端子１本を設け、前記ｎビ
ットのパラレルシリアルシフトレジスタヘクロック信号
を入力する外部入力端子１本を設け、前記ｎビットのパ
ラレルシリアルシフトレジスタにｎ個の内部ゲートの出
力信号を入力するための内部入力端子ｎ本を設け、前記
ｎビットのパラレルシリアルシフトレジスタの信号を出
力する外部出力端子１本を設けたことを特徴としている
。
パラレルシリアルシフトレジスタから成る半導体集積回
路を試験するための半導体集積回路の試験方式であって
、 前記ｎビットのパラレルシリアルシフトレジスタのパラ
レルモードとシリアルモードとの切り換えを制御するた
めの信号を入力する外部入力端子１本を設け、前記ｎビ
ットのパラレルシリアルシフトレジスタヘクロック信号
を入力する外部入力端子１本を設け、前記ｎビットのパ
ラレルシリアルシフトレジスタにｎ個の内部ゲートの出
力信号を入力するための内部入力端子ｎ本を設け、前記
ｎビットのパラレルシリアルシフトレジスタの信号を出
力する外部出力端子１本を設けたことを特徴としている
。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。第１
図の半導体集積回路の試験方式は、ｎビットパラレルシ
リアルシフトレジスタ１の試験を行うためのものである
。このｎビットのパラレルシリアルシフトレジスタｌに
は、ｎ個の内部ゲートが備えられている。
図の半導体集積回路の試験方式は、ｎビットパラレルシ
リアルシフトレジスタ１の試験を行うためのものである
。このｎビットのパラレルシリアルシフトレジスタｌに
は、ｎ個の内部ゲートが備えられている。
この半導体集積回路の試験方式は、ｎビットパラレルシ
リアルシフトレジスタ１のパラレルデータ入力端子２１
〜２７を半導体集積回路の故障検出を行う内部ゲート回
路に接続する。シリアルデータ入力端子３を半導体集積
回路の内部でロウレベルに固定する。パラレルシリアル
モード切替入力端子４とクロック入力端子５とを半導体
集積回路の外部入力端子に接続する。データ出力端子６
を半導体集積回路の外部出力端子に接続する。
リアルシフトレジスタ１のパラレルデータ入力端子２１
〜２７を半導体集積回路の故障検出を行う内部ゲート回
路に接続する。シリアルデータ入力端子３を半導体集積
回路の内部でロウレベルに固定する。パラレルシリアル
モード切替入力端子４とクロック入力端子５とを半導体
集積回路の外部入力端子に接続する。データ出力端子６
を半導体集積回路の外部出力端子に接続する。
次に、本実施例の動作を、第２図の信号波形図を参照し
て説明する。
て説明する。
パラレルシリアルモード切替入力端子４の入力信号をシ
リアルモードの状態からパラレルモードに切り替えた後
に、クロツク入力端子５０入力信号をロウレベルからハ
イレベルに切り替える。それから、パラレルデータ入力
端子２．〜２７の入力信号ＡＩ−Ａｎをｎビットパラレ
ルシリアルシフトレジスタに読み込ませ、データ出力端
子６から信号Ａｎを出力する。次に、パラレルシリアル
モード切替入力端子４の入力信号をシリアルモードに切
り替えて、クロック入力端子の入力信号がロウレベルか
らハイレベルに切り替わるごとに、データ出力端子６か
ら、ｎビットパラレルシリアルシフトレジスタ１が保持
している信号Ａ１〜Ａｎ−１を、信号Ａｎ−１から信号
Ａ１の順番に出力する。
リアルモードの状態からパラレルモードに切り替えた後
に、クロツク入力端子５０入力信号をロウレベルからハ
イレベルに切り替える。それから、パラレルデータ入力
端子２．〜２７の入力信号ＡＩ−Ａｎをｎビットパラレ
ルシリアルシフトレジスタに読み込ませ、データ出力端
子６から信号Ａｎを出力する。次に、パラレルシリアル
モード切替入力端子４の入力信号をシリアルモードに切
り替えて、クロック入力端子の入力信号がロウレベルか
らハイレベルに切り替わるごとに、データ出力端子６か
ら、ｎビットパラレルシリアルシフトレジスタ１が保持
している信号Ａ１〜Ａｎ−１を、信号Ａｎ−１から信号
Ａ１の順番に出力する。
このように、本実施例である試験回路は、ｎビットのパ
ラレルシリアルシフトレジスタに、ｎビットのパラレル
シリアルシフトレジスタのパラレルモードとシリアルモ
ードの切り替えを制御するための信号を入力する外部入
力端子１本と、ｎビットのパラレルシリアルシフトレジ
スタヘクロッり信号を入力する外部入力端子１本と、ｎ
ビットのパラレルシリアルシフトレジスタにｎ個の内部
ゲートの出力信号を入力するための内部入力端子０本と
、ｎビットのパラレルシリアルシフトレジスタの信号を
出力する外部端子１本とが接続されている。
ラレルシリアルシフトレジスタに、ｎビットのパラレル
シリアルシフトレジスタのパラレルモードとシリアルモ
ードの切り替えを制御するための信号を入力する外部入
力端子１本と、ｎビットのパラレルシリアルシフトレジ
スタヘクロッり信号を入力する外部入力端子１本と、ｎ
ビットのパラレルシリアルシフトレジスタにｎ個の内部
ゲートの出力信号を入力するための内部入力端子０本と
、ｎビットのパラレルシリアルシフトレジスタの信号を
出力する外部端子１本とが接続されている。
これにより、ｎ個のパラレルデータ入力端子を半導体集
積回路のｎ個の内部ゲートに接続することによって、前
記半導体集積回路のｎ個の内部ゲートの故障検出が可能
となる。
積回路のｎ個の内部ゲートに接続することによって、前
記半導体集積回路のｎ個の内部ゲートの故障検出が可能
となる。
以上説明したように、本発明によれば、ｎビットのパラ
レルシリアルシフトレジスタと外部入力端子２本と外部
出力端子１本の計３本の外部端子と内部入力端子０本を
用いて、ｎ数の内部ゲートの故障検出を行うことができ
る。
レルシリアルシフトレジスタと外部入力端子２本と外部
出力端子１本の計３本の外部端子と内部入力端子０本を
用いて、ｎ数の内部ゲートの故障検出を行うことができ
る。
第１図は、本発明の一実施例を示す回路図、第２図は、
第１図に示した回路の信号波形図である。 １゛ ° ゛ °ｎビットパラレルシリアルシフトレジ
スタ ２、〜２．．・・パラレルデータ入力端子３・・・・・
シリアルデータ入力端子 ４・・・・・パラレルシリアルモード切替入力端子 ５・・・・・クロンク入力端子 ６・・・・・データ出力端子
第１図に示した回路の信号波形図である。 １゛ ° ゛ °ｎビットパラレルシリアルシフトレジ
スタ ２、〜２．．・・パラレルデータ入力端子３・・・・・
シリアルデータ入力端子 ４・・・・・パラレルシリアルモード切替入力端子 ５・・・・・クロンク入力端子 ６・・・・・データ出力端子
Claims (2)
- （１）ｎ個の内部ゲートを備えるｎビットのパラレルシ
リアルシフトレジスタから成る半導体集積回路を試験す
るための半導体集積回路の試験方式であって、 パラレルデータを半導体集積回路のｎ個の内部ゲートに
加える入力手段を設け、 この入力手段により加えられたパラレルデータをシリア
ルに取り出してｎ個の内部ゲートの試験を行うことを特
徴とする半導体集積回路の試験方式。 - （２）ｎ個の内部ゲートを備えるｎビットのパラレルシ
リアルシフトレジスタから成る半導体集積回路を試験す
るための半導体集積回路の試験方式であって、 前記ｎビットのパラレルシリアルシフトレジスタのパラ
レルモードとシリアルモードとの切り換えを制御するた
めの信号を入力する外部入力端子１本を設け、前記ｎビ
ットのパラレルシリアルシフトレジスタへクロック信号
を入力する外部入力端子１本を設け、前記ｎビットのパ
ラレルシリアルシフトレジスタにｎ個の内部ゲートの出
力信号を入力するための内部入力端子ｎ本を設け、前記
ｎビットのパラレルシリアルシフトレジスタの信号を出
力する外部出力端子１本を設けたことを特徴とする半導
体集積回路の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200476A JPH0484783A (ja) | 1990-07-27 | 1990-07-27 | 半導体集積回路の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200476A JPH0484783A (ja) | 1990-07-27 | 1990-07-27 | 半導体集積回路の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484783A true JPH0484783A (ja) | 1992-03-18 |
Family
ID=16424953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200476A Pending JPH0484783A (ja) | 1990-07-27 | 1990-07-27 | 半導体集積回路の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484783A (ja) |
-
1990
- 1990-07-27 JP JP2200476A patent/JPH0484783A/ja active Pending
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