JPH048533U - - Google Patents

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JPH048533U
JPH048533U JP4866490U JP4866490U JPH048533U JP H048533 U JPH048533 U JP H048533U JP 4866490 U JP4866490 U JP 4866490U JP 4866490 U JP4866490 U JP 4866490U JP H048533 U JPH048533 U JP H048533U
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Description

【図面の簡単な説明】
第１図は、この考案による遅延装置の一実施例
を示すブロツク図、第２図は、第１図の実施例に
おける動作タイミングチヤート、第３図は、従来
のデジタル遅延装置のブロツク図である。 １，６，１６，２１，２７……低域通過フイル
タ（ＬＰＦ）、２，２２……Ａ／Ｄ変換器、３，
４，２３Ａ〜２３Ｎ……遅延素子、５，１５，２
６……Ｄ／Ａ変換器、７……遅延量設定器、８…
…コンパレータ、９……アドレス発生回路、１０
……メモリ切替制御回路、１１，１２……メモリ
（ＲＡＭ）、１３，２５……セレクタ、１４……
ラツチ回路、１７……クロツク発生器、１８，１
９……ＡＮＤゲート、２４……遅延量選択器。

Claims (1)

  1. 【実用新案登録請求の範囲】 アドレスデータを発生するアドレス発生手段と
    、 クロツクを発生するクロツク発生手段と、 前記クロツクおよび前記アドレスデータに応じ
    てデジタル信号を書き込み、記憶するとともに、
    読み出し出力する２つのメモリと、 所望の遅延量を設定する遅延量設定手段と、 前記遅延量設定手段からの遅延量データと前記
    アドレスデータとを比較し、両データが一致した
    とき出力を発生するコンパレータと、 前記２つのメモリからの出力のうち１つを選択
    出力するセレクタと、 前記コンパレータからの出力を受けたとき、前
    記２つのメモリの一方を書き込み状態に、他方を
    非書き込み状態に設定切り替え制御するとともに
    非書き込み状態に切り替わつたメモリの出力を選
    択出力するように前記セレクタを制御する制御信
    号を発生する制御手段と、 を備えて成ることを特徴とする遅延装置。
JP4866490U 1990-05-11 1990-05-11 Pending JPH048533U (ja)

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JP4866490U JPH048533U (ja) 1990-05-11 1990-05-11

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JPH048533U true JPH048533U (ja) 1992-01-27

Family

ID=31565680

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JP4866490U Pending JPH048533U (ja) 1990-05-11 1990-05-11

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