JPH0486119A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH0486119A JPH0486119A JP2201838A JP20183890A JPH0486119A JP H0486119 A JPH0486119 A JP H0486119A JP 2201838 A JP2201838 A JP 2201838A JP 20183890 A JP20183890 A JP 20183890A JP H0486119 A JPH0486119 A JP H0486119A
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- npn transistor
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- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000001052 transient effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ＢｉＣＭＯ５半導体集積回路にて構成された
バッファ回路に関する。
バッファ回路に関する。
［従来の技術］
従来から、ＢｉＣＭＯ８半導体集積回路で構成されたバ
ッファ回路として、第５図に示す回路が知られている。
ッファ回路として、第５図に示す回路が知られている。
電源Ｖ。０と出力端子との間には、第１のＮＰＮトラン
ジスタ１が接続され、出力端子と接地端子との間には、
第２のＮＰＮトランジスタ２が接続されている。電源端
子とＮＰＮ トランジスタ１のベースとの間には、Ｐチ
ャネルトランジスタ３が接続され、ＮＰＮトランジスタ
１のベースと接地端子との間には、ＮチャネルＭＯＳト
ランジスタ４が接続されている。これらのＭＯＳトラン
ジスタ３，４は、そのゲートが相互に接続され、その共
通ゲートに入力される入力信号を反転増幅してＮＰＮ
トランジスタ１を駆動するＣＭＯＳインバータを構成し
ている。また、出力端子とＮＰＮトランジスタ２のベー
スとの間には、ＮチャネルＭＯＳトランジスタ５が接続
され、ＮＰＮトランジスタ２のベースと接地端子との間
には、抵抗６が接続されている。ＮチャネルＭＯＳトラ
ンジスタ５は、ゲートに入力される入力信号によってス
イッチングを行い、ＮＰＮトランジスタ２を駆動するも
のとなっている。
ジスタ１が接続され、出力端子と接地端子との間には、
第２のＮＰＮトランジスタ２が接続されている。電源端
子とＮＰＮ トランジスタ１のベースとの間には、Ｐチ
ャネルトランジスタ３が接続され、ＮＰＮトランジスタ
１のベースと接地端子との間には、ＮチャネルＭＯＳト
ランジスタ４が接続されている。これらのＭＯＳトラン
ジスタ３，４は、そのゲートが相互に接続され、その共
通ゲートに入力される入力信号を反転増幅してＮＰＮ
トランジスタ１を駆動するＣＭＯＳインバータを構成し
ている。また、出力端子とＮＰＮトランジスタ２のベー
スとの間には、ＮチャネルＭＯＳトランジスタ５が接続
され、ＮＰＮトランジスタ２のベースと接地端子との間
には、抵抗６が接続されている。ＮチャネルＭＯＳトラ
ンジスタ５は、ゲートに入力される入力信号によってス
イッチングを行い、ＮＰＮトランジスタ２を駆動するも
のとなっている。
次に、このように構成されたバッファ回路の動作を説明
する。
する。
入力信号がローレベルのときには、ＰチャネルＭＯＳト
ランジスタ３がオン、ＮチャネルＭＯＳトランジスタ４
．５がオフになるので、ＮＰＮトランジスタ１がオンに
なる。また、ＮＰＮトランジスタ２は、そのベースが抵
抗６によってプルダウンされるので、オフとなる。この
結果、出力信号ハハイレベルになる。
ランジスタ３がオン、ＮチャネルＭＯＳトランジスタ４
．５がオフになるので、ＮＰＮトランジスタ１がオンに
なる。また、ＮＰＮトランジスタ２は、そのベースが抵
抗６によってプルダウンされるので、オフとなる。この
結果、出力信号ハハイレベルになる。
一方、入力信号がハイレベルのときには、ＰチャネルＭ
ＯＳトランジスタ３がオフ、ＮチャネルＭＯＳトランジ
スタ４，５がオンとなるので、ＮＰＮトランジスタ１が
オフになる。また、このとき、ＮチャネルＭＯＳトラン
ジスタ５を介して抵抗６及びＮＰＮトランジスタ２のベ
ースに電流が流れるので、ＮＰＮトランジスタ２がオン
となる。
ＯＳトランジスタ３がオフ、ＮチャネルＭＯＳトランジ
スタ４，５がオンとなるので、ＮＰＮトランジスタ１が
オフになる。また、このとき、ＮチャネルＭＯＳトラン
ジスタ５を介して抵抗６及びＮＰＮトランジスタ２のベ
ースに電流が流れるので、ＮＰＮトランジスタ２がオン
となる。
この結果、出力信号はローレベルとなる。
Ｃ発明が解決しようとする課題］
ところで、上述した従来のバッファ回路では、ＮＰＮト
ランジスタ２をオンさせるために、ＮチャネルＭＯＳト
ランジスタ５を通して、ＮＰＮトランジスタ２のベース
及び抵抗６に電流を流し、バイアスしなければならない
。このため、入力信号がローレベルからハイレベルへと
切り換わるときに、ＮＰＮトランジスタ２のオン動作の
遅れが発生し、出力信号がローレベルに切り換わるのも
遅れてしまう。
ランジスタ２をオンさせるために、ＮチャネルＭＯＳト
ランジスタ５を通して、ＮＰＮトランジスタ２のベース
及び抵抗６に電流を流し、バイアスしなければならない
。このため、入力信号がローレベルからハイレベルへと
切り換わるときに、ＮＰＮトランジスタ２のオン動作の
遅れが発生し、出力信号がローレベルに切り換わるのも
遅れてしまう。
一方、ＮＰＮトランジスタ１については、遅れは発生せ
ず、そのベースがＮチャネルＭＯＳトランジスタ４によ
って早くローレベルに引かれてしまうため、ＮＰＮトラ
ンジスタ１のベース・エミッタ間に逆方向の電圧がかか
り、ベース・エミッタ逆耐圧を超えてしまうという問題
点があった。
ず、そのベースがＮチャネルＭＯＳトランジスタ４によ
って早くローレベルに引かれてしまうため、ＮＰＮトラ
ンジスタ１のベース・エミッタ間に逆方向の電圧がかか
り、ベース・エミッタ逆耐圧を超えてしまうという問題
点があった。
本発明は、かかる問題点に鑑みてなされたものであって
、出力段のＮＰＮトランジスタのスイッチング動作時に
、ベース−エミッタ逆耐圧を超える逆方向電圧が印加さ
れるのを防止し、信頼性に優れたバッファ回路を提供す
ることを目的とする。
、出力段のＮＰＮトランジスタのスイッチング動作時に
、ベース−エミッタ逆耐圧を超える逆方向電圧が印加さ
れるのを防止し、信頼性に優れたバッファ回路を提供す
ることを目的とする。
［課題を解決するための手段］
本発明に係るバッファ回路は、コレクタが高電位側電源
に接続されエミッタが出力端子に接続された第１のＮＰ
Ｎトランジスタと、コレクタが前記出力端子に接続され
エミッタが低電位側電源に接続された第２のＮＰＮトラ
ンジスタと、前記高電位側電源と前記第１のＮＰＮトラ
ンジスタのベースとの間に接続されそのゲートに入力信
号が供給される少なくとも１つのＰチャネルＭＯ８）ラ
ンシフタと、前記第１のＮＰＮトランジスタのベースと
前記低電位側電源との間に接続されそのゲートに前記入
力信号が供給される少なくとも１つの第１のＮチャネル
ＭＯＳトランジスタと、前記出力端子と前記第２のＮＰ
Ｎトランジスタのベースとの間に接続されそのゲートに
前記入力信号が供給される少なくとも１つの第２のＮチ
ャネルＭＯＳトランジスタと、前記第２のＮＰＮ トラ
ンジスタのベースと前記低電位側電源との間に接続され
た抵抗とを何するバッファ回路において、一端に前記入
力信号を入力し他端が前記第２のＮＰＮトランジスタの
ベースに接続された容量を存することを特徴とする。
に接続されエミッタが出力端子に接続された第１のＮＰ
Ｎトランジスタと、コレクタが前記出力端子に接続され
エミッタが低電位側電源に接続された第２のＮＰＮトラ
ンジスタと、前記高電位側電源と前記第１のＮＰＮトラ
ンジスタのベースとの間に接続されそのゲートに入力信
号が供給される少なくとも１つのＰチャネルＭＯ８）ラ
ンシフタと、前記第１のＮＰＮトランジスタのベースと
前記低電位側電源との間に接続されそのゲートに前記入
力信号が供給される少なくとも１つの第１のＮチャネル
ＭＯＳトランジスタと、前記出力端子と前記第２のＮＰ
Ｎトランジスタのベースとの間に接続されそのゲートに
前記入力信号が供給される少なくとも１つの第２のＮチ
ャネルＭＯＳトランジスタと、前記第２のＮＰＮ トラ
ンジスタのベースと前記低電位側電源との間に接続され
た抵抗とを何するバッファ回路において、一端に前記入
力信号を入力し他端が前記第２のＮＰＮトランジスタの
ベースに接続された容量を存することを特徴とする。
［作用コ
本発明によれば、出力段の２つのＮＰＮトランジスタの
うち、従来、その動作の遅れが問題となっていた第２の
ＮＰＮトランジスタのベースと信号の入力端との間に、
容量が接続されている。こツタめ、入力信号がハイレベ
ルからローレベルへと変化するときには、上記容量によ
って、第２のＮＰＮトランジスタのベースの電荷引抜き
を速め、第２のＮＰＮトランジスタがオフになるのを速
めることができる。また、入力信号がローレベルからハ
イレベルへと変化するときには、第２のＮチャネルＭＯ
Ｓトランジスタと抵抗とによって行われるバイアス電圧
設定の速度を、前記容量によって速め、第２のＮＰＮト
ランジスタがオンになる速度を速めることができる。
うち、従来、その動作の遅れが問題となっていた第２の
ＮＰＮトランジスタのベースと信号の入力端との間に、
容量が接続されている。こツタめ、入力信号がハイレベ
ルからローレベルへと変化するときには、上記容量によ
って、第２のＮＰＮトランジスタのベースの電荷引抜き
を速め、第２のＮＰＮトランジスタがオフになるのを速
めることができる。また、入力信号がローレベルからハ
イレベルへと変化するときには、第２のＮチャネルＭＯ
Ｓトランジスタと抵抗とによって行われるバイアス電圧
設定の速度を、前記容量によって速め、第２のＮＰＮト
ランジスタがオンになる速度を速めることができる。
この結果、本発明によれば、出力段のＮＰＮトランジス
タのスイッチング動作時に、２つのＮＰＮトランジスタ
の動作速度を等しくすることができ、ベース−エミッタ
逆耐圧を超える逆方向電圧が印加されるのを防止するこ
とができる。
タのスイッチング動作時に、２つのＮＰＮトランジスタ
の動作速度を等しくすることができ、ベース−エミッタ
逆耐圧を超える逆方向電圧が印加されるのを防止するこ
とができる。
［実施例コ
以下、添付の図面に基づいて、本発明の実施例について
説明する。
説明する。
第１図は、本発明の第１の実施例に係るバッファ回路の
回路図である。
回路図である。
この第１図の回路が第５図に示した従来の回路と異なる
点は、入力端と第２のＮＰＮ トランジスタ２のベース
との間に、スピードアップ用の容量７を接続した点であ
る。なお、その他の構成は、第５図に示した回路と同様
であるため、詳しい説明は省略する。
点は、入力端と第２のＮＰＮ トランジスタ２のベース
との間に、スピードアップ用の容量７を接続した点であ
る。なお、その他の構成は、第５図に示した回路と同様
であるため、詳しい説明は省略する。
次に、この回路の動作について説明する。
入力信号がローレベル又はハイレベルである定常状態で
は、従来の回路と同様な動作を行う。
は、従来の回路と同様な動作を行う。
入力信号がハイレベルからローレベルへと変化する過渡
状態では、容量７が、ＮＰＮトランジスタ２のベース引
抜きを速度を速めるので、ＮＰＮトランジスタ２がオフ
になるときの速度を速めることができる。
状態では、容量７が、ＮＰＮトランジスタ２のベース引
抜きを速度を速めるので、ＮＰＮトランジスタ２がオフ
になるときの速度を速めることができる。
一方、入力信号カローレベルからハイレベルへと変化す
る過渡状態では、ＮＰＮトランジスタ２のバイアスが、
ＮチャネルＭＯＳトランジスタ５と抵抗６とによって決
定されるが、入力端子とＮＰＮトランジスタ２のベース
との間に容量７が接続されているので、この容量７によ
ってバイアス電圧設定の速度を速めることができ、ＮＰ
Ｎトランジスタ２がオンになるまでの速度を速めること
ができる。
る過渡状態では、ＮＰＮトランジスタ２のバイアスが、
ＮチャネルＭＯＳトランジスタ５と抵抗６とによって決
定されるが、入力端子とＮＰＮトランジスタ２のベース
との間に容量７が接続されているので、この容量７によ
ってバイアス電圧設定の速度を速めることができ、ＮＰ
Ｎトランジスタ２がオンになるまでの速度を速めること
ができる。
第２図は、この実施例の回路と第５図に示した従来の回
路の動作を比較するためのグラフ図である。
路の動作を比較するためのグラフ図である。
この図からも明らかなように、入力信号がローレベルか
らハイレベルへと変化したときに、従来では、ＮＰＮト
ランジスタ２のベース電圧の立ち上がりが遅れるため、
出力信号の変化が、ＮＰＮトランジスタ１のベース変化
についていけず、大きな逆方向電圧がＮＰＮトランジス
タ１のベースψエミッタ間に印加されてしまう。これに
対し、本実施例の回路では、ＮＰＮトランジスタ２のベ
ース電圧の立ち上がりの速度が向上する結果、出力信号
の変化が、ＮＰＮトランジスタ２のベース電圧の立ち下
がりに十分に追従可能である。このため、ＮＰＮトラン
ジスタ１のベース・エミッタに逆耐圧を超える逆方向電
圧が印加されるのを防止することができる。
らハイレベルへと変化したときに、従来では、ＮＰＮト
ランジスタ２のベース電圧の立ち上がりが遅れるため、
出力信号の変化が、ＮＰＮトランジスタ１のベース変化
についていけず、大きな逆方向電圧がＮＰＮトランジス
タ１のベースψエミッタ間に印加されてしまう。これに
対し、本実施例の回路では、ＮＰＮトランジスタ２のベ
ース電圧の立ち上がりの速度が向上する結果、出力信号
の変化が、ＮＰＮトランジスタ２のベース電圧の立ち下
がりに十分に追従可能である。このため、ＮＰＮトラン
ジスタ１のベース・エミッタに逆耐圧を超える逆方向電
圧が印加されるのを防止することができる。
第３図は、本発明の第２の実施例に係るバッファ回路を
示す図である。
示す図である。
この実施例では、第１図に示した第１の実施例の入力段
に、ＰチャネルＭＯ５トランジスタ８及びＮチャネルＭ
ＯＳトランジスタ９からなるＣＭＯＳインバータ１０を
設けている。その他の構成については、第１図の回路と
同様である。
に、ＰチャネルＭＯ５トランジスタ８及びＮチャネルＭ
ＯＳトランジスタ９からなるＣＭＯＳインバータ１０を
設けている。その他の構成については、第１図の回路と
同様である。
この実施例によれば、入力段にＣＭＯＳインバータ１０
を設けているので、非反転のバッファ回路となる。また
、この実施例では、入力段にＣＭＯＳインバータ１０を
設けることによって、スピードアップ用の容量７がバッ
ファ回路に入力する回路の駆動能力に影響を与えないと
いう利点がある。
を設けているので、非反転のバッファ回路となる。また
、この実施例では、入力段にＣＭＯＳインバータ１０を
設けることによって、スピードアップ用の容量７がバッ
ファ回路に入力する回路の駆動能力に影響を与えないと
いう利点がある。
第４図は、本発明の第３の実施例に係るバッファ回路を
示す図である。
示す図である。
この実施例では、ＮＰＮトランジスタ１，２を駆動する
入力段のゲートとしてＮＯＲゲートを使用している。
入力段のゲートとしてＮＯＲゲートを使用している。
即ち、電源端子とＮＰＮ トランジスタ１のベースとの
間には、ＰチャネルＭＯＳトランジスタ３ａ、３ｂが直
列に接続されている。また、ＮＰＮトランジスタ１のベ
ースと接地端子との間には、ＮチャネルＭＯ３トランジ
スタ４ ａ ＋ ４ ｂが並列に接続されている。更
に、出力端子とＮＰＮ トランジスタ２のベースとの間
にも、ＮチャネルＭＯＳトランジスタ５ａ、５ｂが並列
に接続されている。また、これらのＭＯＳトランジスタ
のうち、トランジスタ３ａ＋ ４ｂ、５ｂのゲートが
共通接続されて第１の入力信号を入力し、トランジスタ
３ｂ＋ ４ａ、５ａのゲートが共通接続されて第２の入
力信号を入力するようになっている。そして、ＮＰＮト
ランジスタ２のベースと各入力端との間には、夫々容量
７ａ、７ｂが接続されている。
間には、ＰチャネルＭＯＳトランジスタ３ａ、３ｂが直
列に接続されている。また、ＮＰＮトランジスタ１のベ
ースと接地端子との間には、ＮチャネルＭＯ３トランジ
スタ４ ａ ＋ ４ ｂが並列に接続されている。更
に、出力端子とＮＰＮ トランジスタ２のベースとの間
にも、ＮチャネルＭＯＳトランジスタ５ａ、５ｂが並列
に接続されている。また、これらのＭＯＳトランジスタ
のうち、トランジスタ３ａ＋ ４ｂ、５ｂのゲートが
共通接続されて第１の入力信号を入力し、トランジスタ
３ｂ＋ ４ａ、５ａのゲートが共通接続されて第２の入
力信号を入力するようになっている。そして、ＮＰＮト
ランジスタ２のベースと各入力端との間には、夫々容量
７ａ、７ｂが接続されている。
このようなＮＯＲゲートの機能を有するバッファ回路に
おいても、先の実施例と同様の効果を得ることができる
。
おいても、先の実施例と同様の効果を得ることができる
。
［発明の効果コ
以上述べたように、本発明によれば、第２のＮＰＮトラ
ンジスタのベースと信号の入力端との間に、動作速度向
上のための容量を接続したので、第２のＮＰＮトランジ
スタのベースの立ち上がり速度を速めることができ、出
力レベルの立ち下がり速度も増すことができる。この結
果、第１のＮＰＮトランジスタのベース・エミッタ間に
その逆耐圧を超える逆方向電圧が印加されるのを防止す
ることができ、信頼性に優れたバッファ回路を提供する
ことができる。
ンジスタのベースと信号の入力端との間に、動作速度向
上のための容量を接続したので、第２のＮＰＮトランジ
スタのベースの立ち上がり速度を速めることができ、出
力レベルの立ち下がり速度も増すことができる。この結
果、第１のＮＰＮトランジスタのベース・エミッタ間に
その逆耐圧を超える逆方向電圧が印加されるのを防止す
ることができ、信頼性に優れたバッファ回路を提供する
ことができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るバッファ回路の回
路図、第２図は同バッファ回路の動作を従来例と比較し
て示すグラフ図、第３図は本発明の第２の実施例に係る
バッファ回路の回路図、第４図は本発明の第３の実施例
に係るバッファ回路の回路図、第５図は従来のバッファ
回路の回路図である。 Ｌ ２；ＮＰＮトランジスタ、３＋ ３ａ、３ｂ。 ８：ＰチャネルＭＯＳトランジスタ、４ ＋ ４ ａ
＋４ｂ、５＋ ５ａ＋ ５ｂ、９；ＮチャネルＭ
ＯＳトランジスタ、６；抵抗、７，７ ａｔ ７ ｂ
：容量、１０；ＣＭＯＳインバータ
路図、第２図は同バッファ回路の動作を従来例と比較し
て示すグラフ図、第３図は本発明の第２の実施例に係る
バッファ回路の回路図、第４図は本発明の第３の実施例
に係るバッファ回路の回路図、第５図は従来のバッファ
回路の回路図である。 Ｌ ２；ＮＰＮトランジスタ、３＋ ３ａ、３ｂ。 ８：ＰチャネルＭＯＳトランジスタ、４ ＋ ４ ａ
＋４ｂ、５＋ ５ａ＋ ５ｂ、９；ＮチャネルＭ
ＯＳトランジスタ、６；抵抗、７，７ ａｔ ７ ｂ
：容量、１０；ＣＭＯＳインバータ
Claims (1)
- （１）コレクタが高電位側電源に接続されエミッタが出
力端子に接続された第１のＮＰＮトランジスタと、コレ
クタが前記出力端子に接続されエミッタが低電位側電源
に接続された第２のＮＰＮトランジスタと、前記高電位
側電源と前記第１のＮＰＮトランジスタのベースとの間
に接続されそのゲートに入力信号が供給される少なくと
も１つのＰチャネルＭＯＳトランジスタと、前記第１の
ＮＰＮトランジスタのベースと前記低電位側電源との間
に接続されそのゲートに前記入力信号が供給される少な
くとも１つの第１のＮチャネルＭＯＳトランジスタと、
前記出力端子と前記第２のＮＰＮトランジスタのベース
との間に接続されそのゲートに前記入力信号が供給され
る少なくとも１つの第２のＮチャネルＭＯＳトランジス
タと、前記第２のＮＰＮトランジスタのベースと前記低
電位側電源との間に接続された抵抗とを有するバッファ
回路において、一端に前記入力信号を入力し他端が前記
第２のＮＰＮトランジスタのベースに接続された容量を
有することを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2201838A JPH0486119A (ja) | 1990-07-30 | 1990-07-30 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2201838A JPH0486119A (ja) | 1990-07-30 | 1990-07-30 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486119A true JPH0486119A (ja) | 1992-03-18 |
Family
ID=16447732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2201838A Pending JPH0486119A (ja) | 1990-07-30 | 1990-07-30 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463326A (en) * | 1993-04-13 | 1995-10-31 | Hewlett-Packard Company | Output drivers in high frequency circuits |
-
1990
- 1990-07-30 JP JP2201838A patent/JPH0486119A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463326A (en) * | 1993-04-13 | 1995-10-31 | Hewlett-Packard Company | Output drivers in high frequency circuits |
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