JPH04227316A - スイッチング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスイッチング回路に係り
、特に高電流負荷を駆動するために好適なスイッチング
回路に関する。

【０００２】

【従来の技術】比較的大きな負荷スイッチングできる回
路として、図１の様なＴＴＬ（ｔｒａｎｓｉｓｔｏｒ　
ｔｒａｎｓｉｓｔｏｒ　ｌｏｇｉｃ）回路が良く知られ
ている。図１において、１１，１２，１３はショットキ
ー，クランプ付きのＮＰＮトランジスタ、１４はレベル
シフトダイオード、１５，１６，１７は抵抗である。

【０００３】入力端子１０の電位ＶＩ　が高レベルにス
イッチするとＮＰＮトランジスタ１１，１３がオンし、
ＮＰＮトランジスタ１２がオフする。したがって、負荷
ＣＬ　に蓄積された電荷はＮＰＮトランジスタ１３を通
して接地電位ＧＮＤに放電され、出力端子１８の電位Ｖ
０　は低レベルにスイッチする。次に入力端子１０の電
位Ｖ１　が低レベルにスイッチするとＮＰＮトランジス
タ１１，１３がオフし、ＮＰＮトランジスタ１２がオン
する。したがって、電源端子１９から抵抗１７、ＮＰＮ
トランジスタ１２、ダイオード１４を通して負荷ＣＬ　
　の充電電流が流れ、出力端子１８の電位Ｖ０　は高レ
ベルにスイッチする。この回路は高負荷を比較的高速で
スイッチングできる利点があが、反面ＮＰＮトランジス
タ１１，１２，１３の飽和防止のためショットキーダイ
オードの形成が不可欠であり、製造コストが高くなる。 　　また、ＴＴＬ回路等の出力段がバイポーラトランジ
スタで構成される出力バッファ回路では出力が低レベル
のとき、規定の出力電圧ＶＯＬで規定の直流電流ＩＯＬ
をＳＩＮＫできなければならない。例えば典型的なＴＴ
Ｌ回路ではＶＯＬ＝０．４　ＶでＩＯＬ＝１６ｍＡであ
る。したがって、入力端子１０の電圧ＶＩ　が高レベル
のとき、電源端子１９の電圧ＶＣＣ，抵抗１５，ＮＰＮ
トランジスタ１１を通してＮＰＮトランジスタ１３にＩ
ＯＬ＝１６ｍＡを流すに必要なベース電流を常に流しつ
づける必要があり、消費電力が大きくなるという問題点
がある。

【０００４】また、出力段に電荷蓄積効果のあるバイポ
ーラトランジスタを使用しているので、バイポーラトラ
ンジスタのベースに蓄積された電荷によってバイポーラ
トランジスタがオフに切換わる時間が長くなる。

【０００５】比較的大きな負荷を駆動できる他の従来例
として図２の様なＣＭＯＳ回路が広く知られている。図
２において、２１，２３はＰＭＯＳトランジスタ、２２
，２４はＮＭＯＳトランジスタであり、ＰＭＯＳ２１と
ＮＭＯＳ２２で駆動段インバータを構成し、ＰＭＯＳ２
３，ＮＭＯＳ２４で出力段インバータを構成する。

【０００６】入力端子２０の電位ＶＩ　が高レベルにス
イッチするとＰＭＯＳ２１がオフ、ＮＭＯＳ２２がオン
となり、次いでＰＭＯＳ２３がオンし、ＮＭＯＳ２４が
オフとなる。したがって、電圧ＶＣＣの電源端子２６よ
りＰＭＯＳ２３を通って負荷ＣＬ　への充電電流が流れ
、出力端子２５の電位Ｖ０　は高レベルにスイッチする
。次に、入力端子の電圧Ｖ２　が低レベルにスイッチす
るとＰＭＯＳ２１がオン、ＮＭＯＳ２２がオフし、次い
でＰＭＯＳ２３がオフ、ＮＭＯＳ２４がオンとなる。し
たがって、負荷ＣＬ　に充電された電荷はＮＭＯＳ２４
を通して接地電位ＧＮＤに放電され、出力端子２５の電
位Ｖ０は低レベルにスイッチする。

【０００７】この回路の最大の利点は入力電位ＶＩ　が
高レベル又は低レベルの定常状態では消費電力がほぼ零
で低消費電力にできる点があるが、反面、高速化が困難
で、スイッチング時の消費電力が駆動段のスイッチング
波形の立上り，立下り特性に依存し、大きくなり易いと
いう問題点がある。

【０００８】図２の回路において、出力段の負荷駆動能
力を大きくするには出力段のＰＭＯＳ２３とＮＭＯＳ２
４のチャネル幅Ｗを大きく設計する必要がある。図３は
図２における駆動段のＰＭＯＳ２１とＮＭＯＳ２２のチ
ャネル幅を一定とし、出力段のＰＭＯＳ２３，ＮＭＯＳ
２４のチャネル幅をＷ１　と２Ｗ１　に変えた場合の負
荷容量に対する遅延時間特性を示したものである。図３
より、明らかなように、出力段の駆動能力を２倍に大き
くしたにもかかわらず、負荷容量Ｃ１　以下では遅延時
間が大きくなっている。この原因は出力段のＰＭＯＳ２
３及びＮＭＯＳ２４のチャネル幅を２倍に大きくした事
によりゲート入力容量が２倍になり、駆動段の能力が不
足して遅延時間が大きくなったためである。駆動段の駆
動能力が不足すると、別の不具合が加わる。すなわち、
駆動段の駆動能力が不足すると出力段の入力波形の変化
はよりゆるやかなものとなる。したがって、出力段のス
イッチングの過渡期において、出力段のＰＭＯＳ２３と
ＮＭＯＳ２４が共にＯＮしている時間が長くなりスイッ
チング時の消費電力が大きくなる。

【０００９】

【発明が解決しようとする課題】本発明は上記した従来
技術の欠点を除去し、低消費電力、高速で高負荷を駆動
できるスイッチング回路を提供することにある。

【００１０】

【課題を解決するための手段】所定負荷に接続され、該
負荷のスイッチとして作用する出力段と該出力段を駆動
する駆動段とからなるスイッチング回路に於いて、上記
出力段は、制御ゲートを含む３端子を有し、制御ゲート
である第１の端子が上記駆動段の出力端子に接続され、
第２の端子は上記負荷を介して第１の電位部に接続され
、第３の端子は第２の電位部に接続されるトランジスタ
で構成し、上記駆動段は、上記トランジスタを駆動する
バイポーラトランジスタと、入力信号に応答して、上記
バイポーラトランジスタを駆動するＭＯＳトランジスタ
とを含む非飽和動作のバイポーラ・ＭＯＳ複合論理回路
で構成することにある。

【００１１】

【作用】低消費電力、高速で高負荷を駆動するため、バ
イポーラトランジスタのような電荷蓄積効果のないトラ
ンジスタ例えばＭＯＳトランジスタで出力段を構成し、
入力部がＭＯＳトランジスタ、出力部がバイポーラトラ
ンジスタの非飽和動作バイポーラ・ＭＯＳ複合論理回路
で駆動段を構成することによって、出力段のＭＯＳトラ
ンジスタのゲート容量の充電・放電を高速で実行する。

【００１２】本発明の好ましい実施態様を述べると、出
力段のＭＯＳトランジスタのゲート入力容量は駆動段の
ＭＯＳトランジスタのゲート入力容量よりも大きい。

【００１３】

【実施例】図４は本発明の第１の実施例を示す図である
。図において、１４１はインバータ回路であり、図６，
図７等に示すようなバイポーラ・ＭＯＳ複合論理回路で
構成される。１４２はＮＭＯＳトランジスタであり、そ
のドレイン電極と電位Ｖの電源端子１４４との間に抵抗
，リレー，ランプ等の負荷１４３が接続される。 このバッファ回路は、反転の負荷スイッチとして作用し
、入力ＶＩ　が高レベルにスイッチするとインバータ回
路１４１の出力ＶＭ　が低レベルになりＮＭＯＳ１４２
　がオフになる。したがって負荷１４３に流れる電流が
遮断される。次に入力ＶＩ　が低レベルにスイッチする
とインバータ回路１４１の出力ＶＭ　が高レベルになり
ＮＭＯＳ１４２　がオンになる。したがって電源端子１
４４から負荷１４３に電流が供給される。　　図５は本
発明の他の実施例を示す図である。図において、１５１
は、図６，図７等に示すようなバイポーラ・ＭＯＳ複合
論理回路で構成される。 １５２はＰＭＯＳトランジスタであり、そのソースＳは
電位Ｖの電源端子１５４に接続され、そのドレインＤと
接地電位ＧＮＤとの間に抵抗，リレー，ランプ等の負荷
１５３が接続される。このバッファ回路は非反転の負荷
スイッチとして作用し、入力信号ＶＩ　が高レベルにス
イッチするとインバータ回路１５１の出力ＶＭ　が低レ
ベルになりＰＭＯＳ１５２　がオンする。したがって、
電源端子１５４からＰＭＯＳ１５２　を通して負荷１５
３に電流が供給される。 次に入力信号ＶＩ　が低レベルにスイッチするとインバ
ータ回路１５１の出力ＶＭ　が高レベルになりＰＭＯＳ
１５２　がオフする。したがって、負荷１５３に流れる
電流が遮断される。バイポーラ・ＭＯＳ複合インバータ
回路１４１及び１５１の望ましい回路の一例を図６に示
す。

【００１４】図６に於いて、７１は、コレクタＣが第１
の固定電位ＶＣＣである電源端子７８に、エミッタＥが
出力端子７７（電位ＶＭ　）に接続される第１のＮＰＮ
バイポーラトランジスタ（以下単に第１のＮＰＮと称す
）、７２は、コレクタＣが出力端子７７に、エミッタＥ
が第２の固定電位である接地電位ＧＮＤに接続される第
２のＮＰＮバイポーラトランジスタ（以下単に第２のＮ
ＰＮと称す）、７３は、ゲートＧが入力端子７０に、ソ
ースＳ及びドレインＤがそれぞれ第１のＮＰＮ７１のコ
レクタＣとベースＢとに接続されるＰＭＯＳ、７４は、
ゲートＧが入力端子７０に、ドレインＤ及びソースＳが
第２のＮＰＮ７２のコレクタＣとベースＢとに接続され
るＮＭＯＳ、７５はＰＭＯＳ７３のドレインＤとＮＭＯ
Ｓ７６のドレインＤとを接続する拡散抵抗またはＭＯＳ
抵抗等によって形成されるベース電荷引抜素子、７６は
第２のＮＰＮ７２のベースＢとエミッタＥとを接続する
拡散抵抗またはＭＯＳ抵抗等によって形成されるベース
電荷引抜素子である。

【００１５】表１は本実施例の論理動作を示すものであ
る。

【００１６】

【表１】

【００１７】入力ＶＩ　が“０”（低）レベルの時、Ｐ
ＭＯＳ７３がオンとなりＮＭＯＳ７４がオフとなる。し
たがって第１のＮＰＮ７１のベース電位が上昇し、第１
のＮＰＮ７１はオンとなる。このとき、ＮＭＯＳ７４が
オフとなるので第２のＮＰＮ７２への電流の供給が止る
とともに、第２のＮＰＮ７２のベースＢに蓄積された蓄
積電荷が抜取られるので、第２のＮＰＮ７２は急速にオ
フになる。

【００１８】ＶＩ７０　が“１”レベルの時、ＰＭＯＳ
７３がオフとなりＮＭＯＳ７４がオンとなる。このとき
、ＰＭＯＳ７３がオフとなるので第１のＮＰＮ７１への
電流の供給が止まるとともに、第１のＮＰＮ７１のベー
スＢに蓄積された蓄積電荷が抜取られるので、第１のＮ
ＰＮ７１は急速にオフになる。また、ＮＭＯＳ７４がオ
ンとなり、ドレインＤとソースＳとの間が短絡されるの
で、第２のＮＰＮ７２のベースＢには出力ＶＭ　に接続
される出力段のＰＭＯＳ６２，ＮＭＯＳ６３のゲート容
量からの電流と、前述した様な第１のＮＰＮ７１のベー
スＢに蓄積された蓄積電荷の電流とが共に供給され、第
２のＮＰＮ７２は急速にオンとなる。したがって、出力
ＶＭ　は急速に“０”レベルとなる。

【００１９】以上の動作過程でＮＰＮ７１，７２はベー
ス，コレクタ接合が順にバイアスされることがないので
バイポーラトランジスタ特有の飽和による電荷蓄積効果
が起らないため高速スイッチングが行われる。

【００２０】ここで、ベース電荷引抜素子７５の働きに
ついて更に述べる。前述した様にベース電荷引抜素子７
５は、ＰＭＯＳ７３及び第１のＮＰＮ７１がオンからオ
フに切換るとき、第１のＮＰＮ７１のベースＢに蓄積さ
れた蓄積電荷を抜取り、第１のＮＰＮ７１を急速にオフ
させる働きと、この抜取った電荷をオンとなったＮＭＯ
Ｓ７４を介して第２のＮＰＮ７２のベースＢに供給して
、第２のＮＰＮ７２を急速にオンさせる働きとを持つ。

【００２１】さらに、ベース電荷引抜素子７５がＰＭＯ
Ｓ７３のドレインＤとＮＭＯＳ７４のドレインＤとの間
に設けられているので、電源電位ＶＣＣと接地電位ＧＮ
Ｄとの間に導電パスが生じることはなく、低消費電力が
達成できる。つまり、仮にベース電荷引抜素子７５がＰ
ＭＯＳ７３のドレインと接地電位ＧＮＤとを接続する様
に設けられた場合、入力ＶＩ　が“０”レベルのとき、
電源電位ＶＣＣと接地電位ＧＮＤとの間に導電パスが生
じ、常に電流が流れ、消費電力が大きくなるが本実施例
では導電パスが生じない。

【００２２】また、本実施例に於いては、ベース電位引
抜素子７５が出力ＶＭ　にも接続されていることによっ
て、入力ＶＩ　が“０”レベルのとき、ＰＭＯＳ７３と
ベース電荷引抜素子７５とを介して、出力ＶＭの電位を
電源端子７８の電位ＶＣＣまで上昇させることができる
。

【００２３】次にベース電荷引抜素子７６の働きについ
て更に述べる。前述した様に、ベース電荷引抜素子７６
はＮＭＯＳ７４及び第２のＮＰＮ７２がオンからオフに
切換るとき、第２のＮＰＮ７２のベースＢに蓄積された
蓄積電荷を抜取り、第２のＮＰＮ７２を急速にオフさせ
る働きを持つ。更に本実施例に於いては、入力ＶＩ　が
“１”レベルのときベース電荷引抜素子７６とＮＭＯＳ
７４とを介して出力ＶＭ　を“０”レベルまで下降させ
ることができる。

【００２４】図７にバイポーラ・ＭＯＳ複合インバータ
回路１４１、及び１５１の他の例を示す。

【００２５】図において、４３は他方導電型ＭＯＳトラ
ンジスタであるＰＭＯＳ、４４，４５，４６は一方導電
型ＭＯＳトランジスタであるＮＭＯＳ、４７，４８はＮ
ＰＮバイポーラトランジスタである。ＰＭＯＳ４３とＮ
ＭＯＳ４４はＣＭＯＳインバータを構成しており、夫々
のゲートＧが共通入力端子４０に接続され、夫々のドレ
インＤが第１のＮＰＮ４７のベースＢに接続されるとと
もにＮＭＯＳ４６のゲートＧにも接続される。ＰＭＯＳ
４３とＮＭＯＳ４４のソースＳは夫々第１の電位となる
電源端子４２と第２の電位となる接地電位ＧＮＤに接続
される。ＮＭＯＳ４５のドレインＤは電位ＶＭ　の出力
端子４１に、ゲートＧは入力端子４０に、ソースＳはＮ
ＭＯＳ４６のドレインＤと第２のＮＰＮ４８のベースＢ
に接続される。ＮＭＯＳ４６のソースＳは接地電位ＧＮ
Ｄに接続される。また、第１のＮＰＮ４７のコレクタＣ
は電源４２に、ベースＢはＰＭＯＳ４３とＮＭＯＳ４４
の共通ドレイン接続点に、エミッタＥはＮＭＯＳ４５の
ドレインＤと第２のＮＰＮ４８のコレクタＣと出力ＶＭ
　に共通接続される。第２のＮＰＮ４８のベースＢはＮ
ＭＯＳ４５のソースＳとＮＭＯＳ４６のドレインＤに共
通接続され、エミッタＥは接地電位ＧＮＤに接続される
。

【００２６】次に本実施例インバータ回路の動作を説明
する。いま、入力ＶＩ　が低レベルから高レベルにスイ
ッチするとＰＭＯＳ４３はオフ、ＮＭＯＳ４４はオンと
なり、第１のＮＰＮ４７のベースは低レベルとなるため
第１のＮＰＮ４７およびＮＭＯＳ４６はオフとなる。一
方、ＮＭＯＳ４５がオンとなるため、第２のＮＰＮ４８
がオンし、出力ＶＭ　は高レベルから低レベルスイッチ
する。

【００２７】次に、入力ＶＩ　が高レベルから低レベル
にスイッチするＮＭＯＳ４５、第２のＮＰＮ４８がオフ
となる。 一方、ＰＭＯＳ４３がオンとなり、ＮＭＯＳ４４もオフ
となるため、第１のＮＰＮ４７のベースは高レベルにス
イッチし、第１のＮＰＮ４７とＮＭＯＳ４６がオンする
。したがって出力ＶＭ　は低レベルから高レベルにスイ
ッチする。ここでＮＭＯＳ４６の働きは高速スイッチン
グのために重要である。ＮＭＯＳ４６はダイナミックデ
ィスチャージ回路として作用する。 すなわち、入力ＶＩ　が低レベルから高レベルにスイッ
チするときＮＭＯＳ４６のゲートは高レベルから低レベ
ルにスイッチするためＮＭＯＳ４６はオフになる。した
がって、第２のＮＰＮ４８のベースＢと接地電位ＧＮＤ
は電流バスが無いため、出力ＶＭ　よりＮＭＯＳ４５を
通して流れる電流はすべて第２のＮＰＮ４８のベースＢ
に流れるため、第２のＮＰＮ４８は高速にターン・オン
できる。次に、入力ＶＩ　が高レベルから低レベルにス
イッチするとき、ＮＭＯＳ４６のゲートＧは低レベルか
ら高レベルにスイッチするため、ＮＭＯＳ４６はオンに
なる。したがって、第２のＮＰＮ４８のベースＢは低イ
ンピーダンスで接地され、ベース領域の蓄積電荷を速や
かに放電する。このため、第２のＮＰＮ４８のターンオ
フが速やかに行われる。

【００２８】いま、入力ＶＩ　が高レベルのとき、ＰＭ
ＯＳ４３と第１のＮＰＮ４７がオフであり、入力ＶＩ　
が低レベルのときＮＭＯＳ４５と第２のＮＰＮ４８がオ
フである。したがって、本例のインバータ回路はＣＭＯ
Ｓ回路と同様に定常状態では電力を消費しない。

【００２９】

【発明の効果】以上の説明で明らかなように、本発明に
よるスイッチング回路はＭＯＳ入力、バイポーラ出力で
非飽和動作のバイポーラ・ＭＯＳ複合論理回路によって
構成される駆動段と電荷蓄積効果のないＭＯＳトランジ
スタで構成される出力段の２段構成で実現できるため、
従来の比べて高速，低消費電力のスイッチングが可能で
あり、感熱ヘッドドライバ，ＩＥＤドライバ，ランプド
ライバ，リレードライバ等のスイッチング回路として好
適である。

【図面の簡単な説明】

【図１】従来例ＴＴＬバッファ回路図である。

【図２】従来例のＣＭＯＳバッファ回路図である。

【図３】図２のＣＭＯＳバッファ回路の遅延時間特性を
示す図である。

【図４】本発明の一実施例を示すスイッチング回路図で
ある。

【図５】本発明の他の一実施例を示すスイッチング回路
図である。

【図６】本発明で用いるバイポーラ・ＭＯＳ複合インバ
ータ回路の一構成例を示す図である。

【図７】本発明で用いるバイポーラ・ＭＯＳ複合インバ
ータ回路の他の一構成例を示す図である。

【符号の説明】

１４１，１５１…バイポーラ・ＭＯＳ複合論理回路、１
４２，１５２…ＭＯＳトランジスタ。

Claims (1)

【特許請求の範囲】
1. １．所定負荷に接続され、該負荷の電流スイッチとして
   作用する出力段と該出力段を駆動する駆動段とからなる
   スイッチング回路に於いて、上記出力段は、制御ゲート
   を含む３端子を有し、制御ゲートである第１の端子が上
   記駆動段の出力端子に接続され、第２の端子は上記負荷
   を介して第１の電位部に接続され、第３の端子は第２の
   電位部に接続されるトランジスタで構成し、上記駆動段
   は、上記トランジスタを駆動するバイポーラトランジス
   タと、入力信号に応答して、上記バイポーラトランジス
   タを駆動するＭＯＳトランジスタとを含む非飽和動作の
   バイポーラ・ＭＯＳ複合論理回路で構成されるスイッチ
   ング回路。