JPH0486948U - - Google Patents

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JPH0486948U
JPH0486948U JP12641290U JP12641290U JPH0486948U JP H0486948 U JPH0486948 U JP H0486948U JP 12641290 U JP12641290 U JP 12641290U JP 12641290 U JP12641290 U JP 12641290U JP H0486948 U JPH0486948 U JP H0486948U
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data bus
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cpu
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  • Detection And Correction Of Errors (AREA)

Description

【図面の簡単な説明】
第1図は本考案の一実施例のパツケージ内部の
ブロツク図、第2図は第1図のパツケージを実装
するうえでのシステム構成図、第3図は従来のパ
ツケージのブロツク図である。 1……入出力装置、2……コントローラ、6…
…入出力パツケージ、7……インターフエースパ
ツケージ、10……パツケージのメモリFIFO
、11……入力データ(8bit)、12……診
断ビツト、13……コントロールビツト、14…
…ワンチツプマイコン、15……パツケージ内部
のデータバス、16……チエツク回路、17……
MPUに知らせる信号、18……ケージ内のデー
タバス、19……入出力制御回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 通電されている入出力装置内のパツケージを挿
    抜する際、データバスが揺さぶられ、別のパツケ
    ージに影響を与え、入出力装置内はパラレルバス
    のCPUによる通信を行ない、ハード的に診断ビ
    ツトを付加し、それをCPUが正当性を判断する
    ことを特徴とする入出力装置のデータバス。
JP12641290U 1990-11-30 1990-11-30 Pending JPH0486948U (ja)

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JP12641290U JPH0486948U (ja) 1990-11-30 1990-11-30

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JPH0486948U true JPH0486948U (ja) 1992-07-28

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ID=31873971

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JP12641290U Pending JPH0486948U (ja) 1990-11-30 1990-11-30

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