JPH0487095A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0487095A JPH0487095A JP2204118A JP20411890A JPH0487095A JP H0487095 A JPH0487095 A JP H0487095A JP 2204118 A JP2204118 A JP 2204118A JP 20411890 A JP20411890 A JP 20411890A JP H0487095 A JPH0487095 A JP H0487095A
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- Japan
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- level
- internal
- power
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、電源投入時の初期化を確
実に行うための電源投入時リセット機能に関するもので
ある。
実に行うための電源投入時リセット機能に関するもので
ある。
第３図は従来の半導体記憶装置における外部クロックの
電源投入時リセット部の構成を示すブロック図である。
電源投入時リセット部の構成を示すブロック図である。
図において（１ａ）は外部ＲＡＳ入力端子、（２ａ）は
外部ＲＡＳ入力端子（ｌａ）に接続されたＲＡＳ入力回
路、（３ａ）はＲＡＳ入力回路（２ａ）より出力された
内部ＲＡＳ信号、（１ｂ）は外部ＣＡＳ入力端子、（２
ｂ）は外部ＣＡＳ入力端子（１ｂ）に接続されたＣＡＳ
入力回路、（３ｂ）はＣＡＳ入力回路（２ｂ）より出力
された内部ＣＡＳ信号、（１ｃ）は外部ＷＥ入力端子（
２ｃ）は外部ＷＥ入力端子（ｌｃ）に接続された２ｃ）
には、電源投入リセット信号（以下、ＰＯＲと称す）が
人力されている。（４）はテストモード判定回路であり
、内部ＲＡＳ信号（３ａ）。
外部ＲＡＳ入力端子（ｌａ）に接続されたＲＡＳ入力回
路、（３ａ）はＲＡＳ入力回路（２ａ）より出力された
内部ＲＡＳ信号、（１ｂ）は外部ＣＡＳ入力端子、（２
ｂ）は外部ＣＡＳ入力端子（１ｂ）に接続されたＣＡＳ
入力回路、（３ｂ）はＣＡＳ入力回路（２ｂ）より出力
された内部ＣＡＳ信号、（１ｃ）は外部ＷＥ入力端子（
２ｃ）は外部ＷＥ入力端子（ｌｃ）に接続された２ｃ）
には、電源投入リセット信号（以下、ＰＯＲと称す）が
人力されている。（４）はテストモード判定回路であり
、内部ＲＡＳ信号（３ａ）。
内部ＣＡＳ信号（３ｂ）、内部ＷＥ倍信号３ｃ）が入り
、テストモード活性化信号（以下ＷＣＢＲと称す）（５
）が出力される。
、テストモード活性化信号（以下ＷＣＢＲと称す）（５
）が出力される。
次に動作について説明する。第４図において電源ｖＣｃ
が時刻ｔ１〜ｔ２にＯｖからｖｃｃレベルに変動するこ
とにより、ＦＯＲ（６）は“Ｌ”レベルから“Ｈ”レベ
ルへと変動し、内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ
信号（３ｂ） 、内部ＷＥ倍信号３Ｃ）はこれを受けて
時刻ｔ３において“Ｈ”レベルにリセットされ、つづい
てＰＯＲ（６）がｔ４において“Ｈ”レベルから“Ｌ″
レベルと変動することにより、内部ＲＡＳ信号（３ａ）
、内部ＣＡＳ信号（３ｂ）、内部ＷＥ倍信号３ｃ）は、
リセットを完了し、外部端子レベルすなわちこの場合は
、“Ｌ”レベルとしたので時刻ｔ４において、′Ｈ″レ
ベルからＬ”レベルに変動する。
が時刻ｔ１〜ｔ２にＯｖからｖｃｃレベルに変動するこ
とにより、ＦＯＲ（６）は“Ｌ”レベルから“Ｈ”レベ
ルへと変動し、内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ
信号（３ｂ） 、内部ＷＥ倍信号３Ｃ）はこれを受けて
時刻ｔ３において“Ｈ”レベルにリセットされ、つづい
てＰＯＲ（６）がｔ４において“Ｈ”レベルから“Ｌ″
レベルと変動することにより、内部ＲＡＳ信号（３ａ）
、内部ＣＡＳ信号（３ｂ）、内部ＷＥ倍信号３ｃ）は、
リセットを完了し、外部端子レベルすなわちこの場合は
、“Ｌ”レベルとしたので時刻ｔ４において、′Ｈ″レ
ベルからＬ”レベルに変動する。
しかし、内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ信号（
３ｂ） 、内部ＷＥ倍信号３ｃ）が“Ｌ”レベルに達す
る順番は不定となり、内部ＲＡＳ信号（３ａ）が先にＬ
”レベルになったか、内部ＣＡＳ信号（３ｂ）が先に“
Ｌ”レベルになったか、内部ＷＥ倍信号３ｃ）が先に“
Ｌ”になったかどうかはきまらない。もし、内部ＷＥ倍
信号３ｃ）が内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ信
号（３ｂ）よりも先に”Ｌ”レベルになったとする、時
刻ｔ５においてＷＣＢＲ（５）が“Ｈ″レベルなり、そ
のＷＣＢＲ（５）を受けて半導体記憶装置はテストモー
ドに入ってしまう。
３ｂ） 、内部ＷＥ倍信号３ｃ）が“Ｌ”レベルに達す
る順番は不定となり、内部ＲＡＳ信号（３ａ）が先にＬ
”レベルになったか、内部ＣＡＳ信号（３ｂ）が先に“
Ｌ”レベルになったか、内部ＷＥ倍信号３ｃ）が先に“
Ｌ”になったかどうかはきまらない。もし、内部ＷＥ倍
信号３ｃ）が内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ信
号（３ｂ）よりも先に”Ｌ”レベルになったとする、時
刻ｔ５においてＷＣＢＲ（５）が“Ｈ″レベルなり、そ
のＷＣＢＲ（５）を受けて半導体記憶装置はテストモー
ドに入ってしまう。
従来の半導体記憶装置は、以上のように構成されている
ため、外部クロックに“Ｌ”レベルが印加された状態に
おいて電源を立ち上げると、内部ＲＡＳ信号、内部ＣＡ
Ｓ信号、内部ＷＥ信号か“Ｌ”レベルとなる順番が不定
となるため、内部ＲＡＳ信号よりも先に内部ＷＥ倍信号
内部ＣＡＳ信号が“Ｌ”レベルになる場合、ＷＣＢＲサ
イクルとなり、誤ってテスト・モードに入るという問題
点があった。
ため、外部クロックに“Ｌ”レベルが印加された状態に
おいて電源を立ち上げると、内部ＲＡＳ信号、内部ＣＡ
Ｓ信号、内部ＷＥ信号か“Ｌ”レベルとなる順番が不定
となるため、内部ＲＡＳ信号よりも先に内部ＷＥ倍信号
内部ＣＡＳ信号が“Ｌ”レベルになる場合、ＷＣＢＲサ
イクルとなり、誤ってテスト・モードに入るという問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電源投入時に誤ってテストモードに入ること
を回避する半導体記憶装置を得ることを目的とする。
たもので、電源投入時に誤ってテストモードに入ること
を回避する半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、電源投入リセット信
号より遅延した信号をテストモード判定回路に入力した
ものである。
号より遅延した信号をテストモード判定回路に入力した
ものである。
この発明における半導体記憶装置は、電源投入時のリセ
ット信号より遅延した信号を新たに設け、この信号をテ
ストモード判定回路に入力する事により、電源投入時に
誤ってテストモードに入らない。
ット信号より遅延した信号を新たに設け、この信号をテ
ストモード判定回路に入力する事により、電源投入時に
誤ってテストモードに入らない。
以下、この発明に係る半導体記憶装置の一実施例を図に
ついて説明する。第１図において、（ｌａ） 〜（ｌｃ
） 、 （２ａ） 〜（２ｃ） 、 （３ａ） 〜
Ｈｃ）、（４）〜（６）は第３図の従来例に示したもの
と同等であるので説明を省略する。（７）は遅延回路、
（８）は第２の電源投入リセット信号（以下ＰＯＲ２と
称す）である。ＰＯＲ（６）は、遅延回路（７）に入力
され、遅延回路（７）の出力であるＦＯＲ２（８）がテ
ストモード判定回路（４）に入力されている。
ついて説明する。第１図において、（ｌａ） 〜（ｌｃ
） 、 （２ａ） 〜（２ｃ） 、 （３ａ） 〜
Ｈｃ）、（４）〜（６）は第３図の従来例に示したもの
と同等であるので説明を省略する。（７）は遅延回路、
（８）は第２の電源投入リセット信号（以下ＰＯＲ２と
称す）である。ＰＯＲ（６）は、遅延回路（７）に入力
され、遅延回路（７）の出力であるＦＯＲ２（８）がテ
ストモード判定回路（４）に入力されている。
次に動作について説明する。第２図において時刻１．−
１２において電源電圧ｖＣＣがＯｖレベルからｖＣＣレ
ベルに変動し、これを受けてＦＯＲ（６）が“Ｌ”レベ
ルから“Ｈ“レヘルヘと変動する。ＰＯＲ（６）より遅
延回路（７）から出力されたＦＯＲ２（８）も“Ｌ”レ
ベルがら“Ｈ”レベルへと変動する。ＰＯＲ（６）によ
りＲＡＳ入力回路（２ａ）、ＣＡＳ入力回路（２ｂ）
。
１２において電源電圧ｖＣＣがＯｖレベルからｖＣＣレ
ベルに変動し、これを受けてＦＯＲ（６）が“Ｌ”レベ
ルから“Ｈ“レヘルヘと変動する。ＰＯＲ（６）より遅
延回路（７）から出力されたＦＯＲ２（８）も“Ｌ”レ
ベルがら“Ｈ”レベルへと変動する。ＰＯＲ（６）によ
りＲＡＳ入力回路（２ａ）、ＣＡＳ入力回路（２ｂ）
。
ＷＥ入力回路（２ｃ）かリセットされ、時刻ｔ３におい
て、内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ信号（３ｂ
）、内部ＷＥ倍信号３ｃ）が“Ｈ”レベルになる。ある
一定期間ＰＯＲ（６）か“Ｈ”レベルになり、その後、
“Ｌ”レベルになる。外部ＲＡＳ入力端子（ｌａ） 、
外部ＣＡＳ入力端子（ｌｂ）、外部ＷＥ入力端子（ｌｃ
）に与えられるレベルが“Ｌ”レベルであるとき、時刻
ｔ４において、内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ
信号（３ｂ） 、内部ＷＥ倍信号３ｃ）はＨ”レベルか
ら“Ｌ”レベルになる。ＰＯＲ（６）が“Ｌ”になって
、ある時間がたって時刻ｔ６にてＦＯＲ２（８）は“Ｈ
”レベルから“Ｌ”レベルに変動する。時刻ｔｒ、〜ｔ
６の間にテストモード判定回路（４）をリセットするた
め、時刻ｔ５において、内部ＲＡＳ信号（３ａ） 、内
部ＣＡＳ信号（３ｂ） 、内部ＷＥ他信号３ｃ）が“Ｌ
”になる順番が不定であっても、ＷＣＢＲ（５）か不活
性状態にリセットされるため、テストモードに入ること
はない。
て、内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ信号（３ｂ
）、内部ＷＥ倍信号３ｃ）が“Ｈ”レベルになる。ある
一定期間ＰＯＲ（６）か“Ｈ”レベルになり、その後、
“Ｌ”レベルになる。外部ＲＡＳ入力端子（ｌａ） 、
外部ＣＡＳ入力端子（ｌｂ）、外部ＷＥ入力端子（ｌｃ
）に与えられるレベルが“Ｌ”レベルであるとき、時刻
ｔ４において、内部ＲＡＳ信号（３ａ） 、内部ＣＡＳ
信号（３ｂ） 、内部ＷＥ倍信号３ｃ）はＨ”レベルか
ら“Ｌ”レベルになる。ＰＯＲ（６）が“Ｌ”になって
、ある時間がたって時刻ｔ６にてＦＯＲ２（８）は“Ｈ
”レベルから“Ｌ”レベルに変動する。時刻ｔｒ、〜ｔ
６の間にテストモード判定回路（４）をリセットするた
め、時刻ｔ５において、内部ＲＡＳ信号（３ａ） 、内
部ＣＡＳ信号（３ｂ） 、内部ＷＥ他信号３ｃ）が“Ｌ
”になる順番が不定であっても、ＷＣＢＲ（５）か不活
性状態にリセットされるため、テストモードに入ること
はない。
なお、上記実施例ではＰＯＲ２（８）をＰＯＲ（６）の
遅延より作り出した場合について説明したか、別に作り
出したものでもよい。
遅延より作り出した場合について説明したか、別に作り
出したものでもよい。
以上のようにテストモードに入るか否かを判定するテス
トモード判定回路に、ＰＯＲより遅延したＰＯＲ２を人
力したので、電源投入時、誤ってテストモードに入って
しまわない効果がある。
トモード判定回路に、ＰＯＲより遅延したＰＯＲ２を人
力したので、電源投入時、誤ってテストモードに入って
しまわない効果がある。
第１図はこの発明の一実施例による半導体記憶装置を示
すブロック図、第２図は第１図の装置の各部信号波形を
示すタイミングチャート図、第３図は従来の半導体記憶
装置を示すブロック図、第４図は第３図の装置の各部信
号波形を示すタイミングチャートである。 図において、（１ａ）は外部ＲＡＳ入力端子、（１ｂ）
は外部ＣＡＳ入力端子、（１ｃ）は外部ＷＥ入力端子、
（２ａ）はＲＡＳ入力回路、（２ｂ）は（３ｃ）は内部
ＷＥ他信号（４）はテストモード判定回路、（５）はテ
ストモード活性化信号（ＷＣＢ Ｒ）、（６）は電源投
入リセット信号（ＰＯＲ）、（７）は遅延回路、（８）
は第２の電源投入リセット信号（ＰＯＲ２）である。 なお、図中、同一符号は同一、又は相当部分を示す。
すブロック図、第２図は第１図の装置の各部信号波形を
示すタイミングチャート図、第３図は従来の半導体記憶
装置を示すブロック図、第４図は第３図の装置の各部信
号波形を示すタイミングチャートである。 図において、（１ａ）は外部ＲＡＳ入力端子、（１ｂ）
は外部ＣＡＳ入力端子、（１ｃ）は外部ＷＥ入力端子、
（２ａ）はＲＡＳ入力回路、（２ｂ）は（３ｃ）は内部
ＷＥ他信号（４）はテストモード判定回路、（５）はテ
ストモード活性化信号（ＷＣＢ Ｒ）、（６）は電源投
入リセット信号（ＰＯＲ）、（７）は遅延回路、（８）
は第２の電源投入リセット信号（ＰＯＲ２）である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 電源投入時のみ、ある一定期間活性化し、電源投入リ
セット信号が、活性期間を終えたあと、外部信号よりテ
ストモードに入るか否かを判定するテストモード判定回
路に、上記電源投入リセット信号より遅延した信号であ
る第２の電源投入リセット信号を入力させた事を特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204118A JPH0487095A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204118A JPH0487095A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487095A true JPH0487095A (ja) | 1992-03-19 |
Family
ID=16485117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204118A Pending JPH0487095A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487095A (ja) |
-
1990
- 1990-07-30 JP JP2204118A patent/JPH0487095A/ja active Pending
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