JPH0348468B2 - - Google Patents
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- Publication number
- JPH0348468B2 JPH0348468B2 JP57079422A JP7942282A JPH0348468B2 JP H0348468 B2 JPH0348468 B2 JP H0348468B2 JP 57079422 A JP57079422 A JP 57079422A JP 7942282 A JP7942282 A JP 7942282A JP H0348468 B2 JPH0348468 B2 JP H0348468B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- oscillation
- signal
- terminal
- external lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は集積回路のテスト方法に関するもので
ある。
ある。
通常集積回路（以下ICという）の試験を簡単
化するためには、IC内にテスト回路が設けられ
る。例えば１チツプのCPUなどでは、ユーザの
ソフトプログラムにより動作が異なり、通常動作
（NORMAL）状態でのテストは無理であり、テ
ストをやりやすくするため、テスト端子（外部導
出端子）を設けたり、または入力端子の組み合わ
せでテスト・モードとなるように設計されてい
る。しかしながら上記テスト端子を設けること
は、ノーマルな使用では無駄であり、１端子損を
することになる。また上記いくつかの入力端子の
組み合わせでテスト・モードとなるようになつて
いる場合は、ノーマル状態を保つためには、テス
ト・モードになる組み合わせにならないように入
力データを入れなければならない。つまりいくつ
かの入力端子による組み合わせでは、テスト状態
にならないように入力端子にデータ入力を入れる
必要がある。よつてランダムな入力データには使
用できない欠点がある。
化するためには、IC内にテスト回路が設けられ
る。例えば１チツプのCPUなどでは、ユーザの
ソフトプログラムにより動作が異なり、通常動作
（NORMAL）状態でのテストは無理であり、テ
ストをやりやすくするため、テスト端子（外部導
出端子）を設けたり、または入力端子の組み合わ
せでテスト・モードとなるように設計されてい
る。しかしながら上記テスト端子を設けること
は、ノーマルな使用では無駄であり、１端子損を
することになる。また上記いくつかの入力端子の
組み合わせでテスト・モードとなるようになつて
いる場合は、ノーマル状態を保つためには、テス
ト・モードになる組み合わせにならないように入
力データを入れなければならない。つまりいくつ
かの入力端子による組み合わせでは、テスト状態
にならないように入力端子にデータ入力を入れる
必要がある。よつてランダムな入力データには使
用できない欠点がある。
本発明は上記事情に鑑みてなされたもので、テ
スト端子をなくし、また入力端子の組み合わせを
考えずに済むような集積回路のテスト方法を提供
しようとするものである。
スト端子をなくし、また入力端子の組み合わせを
考えずに済むような集積回路のテスト方法を提供
しようとするものである。
上記発明の目的を達成するために、ICの発振
用外部導出端子を利用し、これでテストとノーマ
ル（通常動作）の切り換えが行なえるようにした
ものである。
用外部導出端子を利用し、これでテストとノーマ
ル（通常動作）の切り換えが行なえるようにした
ものである。
以下図面を参照して本発明の実施例を説明す
る。第１図は水晶発振素子（LC）による発振回
路を用いた一例、第２図はCR発振回路を用いた
一例を示す。第１図において１はICを示す。水
晶発振回路２は水晶発振素子３、外付けコンデン
サ４，５、発振端子（外部端子）XIN，XOUT、イ
ンバータ６、抵抗７よりなる。インバータ８，
９、インバータ１０，１１は波形整形用であり、
シフトレジスタ１２，１３は、例えばテスト回路
前段の信号検出回路を構成する。また第２図にお
いて外付け抵抗２１、内蔵コンデンサ２２、イン
バータ２３〜２５、抵抗２６はCR発振回路２７
を構成する。
る。第１図は水晶発振素子（LC）による発振回
路を用いた一例、第２図はCR発振回路を用いた
一例を示す。第１図において１はICを示す。水
晶発振回路２は水晶発振素子３、外付けコンデン
サ４，５、発振端子（外部端子）XIN，XOUT、イ
ンバータ６、抵抗７よりなる。インバータ８，
９、インバータ１０，１１は波形整形用であり、
シフトレジスタ１２，１３は、例えばテスト回路
前段の信号検出回路を構成する。また第２図にお
いて外付け抵抗２１、内蔵コンデンサ２２、イン
バータ２３〜２５、抵抗２６はCR発振回路２７
を構成する。
第１図、第２図から分かるように、IC動作と
してのクロツク用発振回路のXIN，XOUTを使用し
たテスト回路を設ける。通常、ノーマル状態での
使用は、第１図のような水晶発振または第２図の
ようなCR発振による基準クロツクの供給であ
り、発振状態ではXIN，XOUTの動作波形は略不変
といつていい。
してのクロツク用発振回路のXIN，XOUTを使用し
たテスト回路を設ける。通常、ノーマル状態での
使用は、第１図のような水晶発振または第２図の
ようなCR発振による基準クロツクの供給であ
り、発振状態ではXIN，XOUTの動作波形は略不変
といつていい。
第３図は第１図のような水晶発振によるノーマ
ル状態でのタイミングを示す。この第３図のよう
に通常発振（ノーマル状態）では、内部信号（リ
セツト信号）Ｒが内部信号（基準クロツク信号）
CPの１サイクルの間に１回は必ず“Ｈ”（高）レ
ベルとなるため、シフトレジスタ１２，１３はリ
セツトされ、内部テスト信号は“Ｌ”（低）レベ
ルのまゝで、テスト・モードにはならない。第２
図におけるCR発振の場合も、上記第１図の場合
と内容は同じで、テスト・モードにはならない。
また外部かの水晶発振回路またはCR発振回路以
外のクロツク供給でも、XIN側のクロツクにより
XOUT側も変化するため、テスト・モードとはな
らず、従つてノーマル状態が維持されるものであ
る。
ル状態でのタイミングを示す。この第３図のよう
に通常発振（ノーマル状態）では、内部信号（リ
セツト信号）Ｒが内部信号（基準クロツク信号）
CPの１サイクルの間に１回は必ず“Ｈ”（高）レ
ベルとなるため、シフトレジスタ１２，１３はリ
セツトされ、内部テスト信号は“Ｌ”（低）レベ
ルのまゝで、テスト・モードにはならない。第２
図におけるCR発振の場合も、上記第１図の場合
と内容は同じで、テスト・モードにはならない。
また外部かの水晶発振回路またはCR発振回路以
外のクロツク供給でも、XIN側のクロツクにより
XOUT側も変化するため、テスト・モードとはな
らず、従つてノーマル状態が維持されるものであ
る。
一方、テストを行なう場合には、第４図のタイ
ミング波形で示されるように端子XINを“Ｌ”レ
ベルに固定してリセツト信号Ｒを“Ｌ”レベルと
し、端子XOUTから強制的にクロツク信号を入れ
て、シフトレジスタ１２，１３よりなる信号検出
回路により、内部テスト信号QAを“Ｈ”レベル
とすれば、テスト・モードにすることができるも
のである。
ミング波形で示されるように端子XINを“Ｌ”レ
ベルに固定してリセツト信号Ｒを“Ｌ”レベルと
し、端子XOUTから強制的にクロツク信号を入れ
て、シフトレジスタ１２，１３よりなる信号検出
回路により、内部テスト信号QAを“Ｈ”レベル
とすれば、テスト・モードにすることができるも
のである。
従つて本実施例によれば、クロツク供給用とし
ての端子XIN，XOUTテスト用として使用するもの
であるから、テスト専用の外部導出端子を省略で
き、またテスト状態とノーマル状態の切り換えを
簡略的に行なうことができる。また通常発振を行
なわせるために、水晶発振素子３等を付けて通常
使用状態とする時、端子XIN，XOUTの発振波形は
略不変であり、リセツトが行なわれるため、テス
ト・モードになることはないものである。
ての端子XIN，XOUTテスト用として使用するもの
であるから、テスト専用の外部導出端子を省略で
き、またテスト状態とノーマル状態の切り換えを
簡略的に行なうことができる。また通常発振を行
なわせるために、水晶発振素子３等を付けて通常
使用状態とする時、端子XIN，XOUTの発振波形は
略不変であり、リセツトが行なわれるため、テス
ト・モードになることはないものである。
なお本発明は上記実施例に限られることなく
種々の応用が可能である。例えばシフトレジスタ
を２段とした場合を説明したが、更に段数を多く
してもかまわない。また本発明では、例えば第１
図、第２図でリセツト信号Ｒが“１”でリセツト
がかかるような信号を端子XINから入れ、端子
XOUTのみからクロツク信号を入れて通常動作を
行なわせる場合も含むものである。
種々の応用が可能である。例えばシフトレジスタ
を２段とした場合を説明したが、更に段数を多く
してもかまわない。また本発明では、例えば第１
図、第２図でリセツト信号Ｒが“１”でリセツト
がかかるような信号を端子XINから入れ、端子
XOUTのみからクロツク信号を入れて通常動作を
行なわせる場合も含むものである。
以上説明した如く本発明によれば、テスト専用
の外部導出端子を省略できるため、端子数が低減
でき、またテスト状態とノーマル状態の切り換え
を簡略的に行なえる。また本発明ではシフトレジ
スタを用いるから、論理信号を発振用外部導出端
子に与えることでテスト状態に移行できる。また
上記本発明のシフトレジスタは、リセツト端子を
有するから、通常発振動作に影響を与えないし、
またデータ入出力端子を有することから、テスト
モードであることを記憶できるし、内部テスト信
号を供給しつづけることもできる。
の外部導出端子を省略できるため、端子数が低減
でき、またテスト状態とノーマル状態の切り換え
を簡略的に行なえる。また本発明ではシフトレジ
スタを用いるから、論理信号を発振用外部導出端
子に与えることでテスト状態に移行できる。また
上記本発明のシフトレジスタは、リセツト端子を
有するから、通常発振動作に影響を与えないし、
またデータ入出力端子を有することから、テスト
モードであることを記憶できるし、内部テスト信
号を供給しつづけることもできる。
第１図、第２図は本発明の実施例に用いる回路
図、第３図、第４図は同タイミング波形図であ
る。 １…集積回路、２…水晶発振回路、１２，１３
…シフトレジスタ、２７…CR発振回路、XIN，
XOUT…発振端子（外部導出端子）。
図、第３図、第４図は同タイミング波形図であ
る。 １…集積回路、２…水晶発振回路、１２，１３
…シフトレジスタ、２７…CR発振回路、XIN，
XOUT…発振端子（外部導出端子）。
Claims (1)
- １ 第１の発振用外部導出端子に、集積回路のテ
スト回路をテスト・モードとするための信号を与
え、第２の発振用外部導出端子に基準クロツク信
号を与え、少くともデータ入出力端子、リセツト
端子を有するテスト検出用シフトレジスタを設
け、そのリセツト端子に、前記第１の発振用外部
導出端子からの論理信号を与えて前記シフトレジ
スタがテスト開始を検出したら、前記シフトレジ
スタから内部テスト信号を出力することを特徴と
する集積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079422A JPS58196469A (ja) | 1982-05-12 | 1982-05-12 | 集積回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079422A JPS58196469A (ja) | 1982-05-12 | 1982-05-12 | 集積回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196469A JPS58196469A (ja) | 1983-11-15 |
| JPH0348468B2 true JPH0348468B2 (ja) | 1991-07-24 |
Family
ID=13689422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079422A Granted JPS58196469A (ja) | 1982-05-12 | 1982-05-12 | 集積回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196469A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191973A (ja) * | 1985-02-20 | 1986-08-26 | Fujitsu Ltd | 試験回路をそなえた半導体集積回路 |
| EP0752657A3 (en) * | 1995-07-03 | 1997-07-23 | Ford Motor Co | Access control circuit in test mode |
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
| JP5999597B2 (ja) * | 2012-10-04 | 2016-09-28 | セイコーＮｐｃ株式会社 | 発振器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629177A (en) * | 1979-08-16 | 1981-03-23 | Nec Corp | Semiconductor integrated circuit device |
-
1982
- 1982-05-12 JP JP57079422A patent/JPS58196469A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196469A (ja) | 1983-11-15 |
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