JPH0487415A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH0487415A JPH0487415A JP2202658A JP20265890A JPH0487415A JP H0487415 A JPH0487415 A JP H0487415A JP 2202658 A JP2202658 A JP 2202658A JP 20265890 A JP20265890 A JP 20265890A JP H0487415 A JPH0487415 A JP H0487415A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- latch circuit
- type transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、分周回路に間し、特に、ラッチ回路で構成さ
れる２分周回路に間する。
れる２分周回路に間する。
従来の技術
従来の分周回路は、第３図に示す様に、２個のインバー
タと２個のＮ型トランジスタで構成されるラッチ回路を
２個直列に接続することにより構成されていた。第１の
ラッチ回路８の構成は、Ｎ型トランジスタ１１の入力に
入力信号が接続され、出力にインバータ１の入力とＮ型
トランジスタ１２の出力が接続されている。インバータ
１の出力はインバータ２の入力に接続され、インバータ
２の出力はラッチ回路の出力となり、またＮ型トランジ
スタ１２の入力に接続されている。第２のラッチ回路９
の構成は、第１のラッチ回路８と同様であり、分周回路
の構成は、第１のラッチ回路８の出力が第２のラッチ回
路９の入力に接続され、第２のラッチ回路９の反転出力
信号Ｑが第１のラッチ回路８の入力に接続され、ＣＬ傷
信号第１のラッチ回路８内のＮ型トランジスタ１１のゲ
ートと第２のラッチ回路９内のＮ型トランジスタ１２の
ゲートに入力され、ＣＬ傷信号インバータ３により作ら
れる反転信号ＣＬが第１のラッチ回路８内のＮ型トラン
ジスタ１２のゲートと第２のラッチ回路９内のＮ型トラ
ンジスタ１１のゲートに入力されている。
タと２個のＮ型トランジスタで構成されるラッチ回路を
２個直列に接続することにより構成されていた。第１の
ラッチ回路８の構成は、Ｎ型トランジスタ１１の入力に
入力信号が接続され、出力にインバータ１の入力とＮ型
トランジスタ１２の出力が接続されている。インバータ
１の出力はインバータ２の入力に接続され、インバータ
２の出力はラッチ回路の出力となり、またＮ型トランジ
スタ１２の入力に接続されている。第２のラッチ回路９
の構成は、第１のラッチ回路８と同様であり、分周回路
の構成は、第１のラッチ回路８の出力が第２のラッチ回
路９の入力に接続され、第２のラッチ回路９の反転出力
信号Ｑが第１のラッチ回路８の入力に接続され、ＣＬ傷
信号第１のラッチ回路８内のＮ型トランジスタ１１のゲ
ートと第２のラッチ回路９内のＮ型トランジスタ１２の
ゲートに入力され、ＣＬ傷信号インバータ３により作ら
れる反転信号ＣＬが第１のラッチ回路８内のＮ型トラン
ジスタ１２のゲートと第２のラッチ回路９内のＮ型トラ
ンジスタ１１のゲートに入力されている。
次にこの従来例の動作を説明する。初期状態としてＣＬ
倍信号０”、ラッチ回路８の出力は“０”、ラッチ回路
９の出力Ｑは“０′”とする。
倍信号０”、ラッチ回路８の出力は“０”、ラッチ回路
９の出力Ｑは“０′”とする。
まずＣＬ倍信号“１”に変化すると、ラッチ回路８内の
Ｎ型トランジスタ１１は“オン”し、入力信号“１”を
取り込む為にラッチ回路８の出力は“１″に変化する。
Ｎ型トランジスタ１１は“オン”し、入力信号“１”を
取り込む為にラッチ回路８の出力は“１″に変化する。
ラッチ回路９はＮ型トランジスタの１１が“オフ”し、
Ｎ型トランジスタ１２が“オン”する為に、出力Ｑは“
０”を保持する。
Ｎ型トランジスタ１２が“オン”する為に、出力Ｑは“
０”を保持する。
次にＣＬ倍信号“０”に変化すると、ラッチ回路８がＮ
型トランジスタ１１が“オフ“し、Ｎ型トランジスタ１
２が“オン”する為に出力は“１”を保持する。ラッチ
回路９は、Ｎ型トランジスタ１１が“オン”し、入力信
号“１”を取り込む為にラッチ回路９の出力Ｑは“１”
に変化する。すなわち、この分周回路の出力ＱはＣＬ倍
信号立下がりに同期して変化する。第４図にタイミング
図を示す櫟に、ＣＬ倍信号対して分周回路の出力は２分
周される。
型トランジスタ１１が“オフ“し、Ｎ型トランジスタ１
２が“オン”する為に出力は“１”を保持する。ラッチ
回路９は、Ｎ型トランジスタ１１が“オン”し、入力信
号“１”を取り込む為にラッチ回路９の出力Ｑは“１”
に変化する。すなわち、この分周回路の出力ＱはＣＬ倍
信号立下がりに同期して変化する。第４図にタイミング
図を示す櫟に、ＣＬ倍信号対して分周回路の出力は２分
周される。
発明が解決しようとする課題
しかしながら、この従来の分周回路では、入力信号に対
して同期するタイミングが固定されており、同期タイミ
ングを変えたい時には、別タイミングの分周回路を用意
する必要があり、汎用性に乏しいという課題があった。
して同期するタイミングが固定されており、同期タイミ
ングを変えたい時には、別タイミングの分周回路を用意
する必要があり、汎用性に乏しいという課題があった。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決し、出力タイミングを可変することを可能とした
新規な分周回路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記課題
を解決し、出力タイミングを可変することを可能とした
新規な分周回路を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る分周器は、第１
のラッチ回路の出力を入力とする第１のスイッチと、第
２のラッチ回路の出力を入力とする第２のスイッチとを
備えて構成される。
のラッチ回路の出力を入力とする第１のスイッチと、第
２のラッチ回路の出力を入力とする第２のスイッチとを
備えて構成される。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明に係る分周回路の一実施例を示すブロッ
ク構成図である。
ク構成図である。
第１図を参照するに、ラッチ回路８及び９の回路構成は
従来例で示した回路と同様である。ＣＬ倍信号入力する
回路及びラッチ回路８とラッチ回路９の接続関係も従来
例と同様である。従来例と異る点は、ラッチ回路８内の
インバータ１の出力がＮ型トランジスタ２４のソースに
、インバータ２の出力がＮ型トランジスタ２３のソース
に、ラッチ回路９内のインバータ１の出力がＮ型トラン
ジスタ２２のソースに、インバータ２の出力がＮ型トラ
ンジスタ２１のソースにそれぞれ接続されており、Ｎ型
トランジスタ２２と２４のドレインが接続され、本分周
回路の出力（−信号として出力され、Ｎ型トランジスタ
２１と２２のトレインが接続され、本分周回路の出力Ｑ
信号として出力されるということである。Ｎ型トランジ
スタ２１と２２のゲートにはＣＴＬ信号が入力され、Ｎ
型トランジスタ２３と２４のゲルトにはＣＴＬ信号がイ
ンバータ４により反転された信号ＣＴＬが入力されてい
る。
従来例で示した回路と同様である。ＣＬ倍信号入力する
回路及びラッチ回路８とラッチ回路９の接続関係も従来
例と同様である。従来例と異る点は、ラッチ回路８内の
インバータ１の出力がＮ型トランジスタ２４のソースに
、インバータ２の出力がＮ型トランジスタ２３のソース
に、ラッチ回路９内のインバータ１の出力がＮ型トラン
ジスタ２２のソースに、インバータ２の出力がＮ型トラ
ンジスタ２１のソースにそれぞれ接続されており、Ｎ型
トランジスタ２２と２４のドレインが接続され、本分周
回路の出力（−信号として出力され、Ｎ型トランジスタ
２１と２２のトレインが接続され、本分周回路の出力Ｑ
信号として出力されるということである。Ｎ型トランジ
スタ２１と２２のゲートにはＣＴＬ信号が入力され、Ｎ
型トランジスタ２３と２４のゲルトにはＣＴＬ信号がイ
ンバータ４により反転された信号ＣＴＬが入力されてい
る。
第２図に第１図に示した回路の各信号のタイミングチャ
ートを示す、ラッチ回路８内のインバータ１の出力を８
１インバータ２の出力をＡ１とし、ラッチ回路９内のイ
ンバータ１の出力をＢ２、インバータ２の出力をＡ２と
する。
ートを示す、ラッチ回路８内のインバータ１の出力を８
１インバータ２の出力をＡ１とし、ラッチ回路９内のイ
ンバータ１の出力をＢ２、インバータ２の出力をＡ２と
する。
従来例で示したように、信号ＡＩ、ＢｌはＣＬ倍信号立
上がりに同期して出力が変化する。信号Ａ１は信号Ｂ１
が反転された信号である。信号Ａ２、Ｂ２はＣＬ倍信号
立下がりに同期して出力が変化する。信号Ａ２は信号Ｂ
２が反転された信号である。
上がりに同期して出力が変化する。信号Ａ１は信号Ｂ１
が反転された信号である。信号Ａ２、Ｂ２はＣＬ倍信号
立下がりに同期して出力が変化する。信号Ａ２は信号Ｂ
２が反転された信号である。
まずＣＴＬ信号が“Ｌ”の時には、Ｎ型トランジスタ２
１．２２は“オフ”状態でＮ型トランジスタ２３．２４
は“オン”状態となるので、Ｑ出力には信号Ａ１の出力
がＱ出力には信号Ｂ１の出力が出力される。この為に、
本分周回路の出力信号Ｑ、ζ−は、ＣＬ倍信号立上がり
に同期して出力が反転する。
１．２２は“オフ”状態でＮ型トランジスタ２３．２４
は“オン”状態となるので、Ｑ出力には信号Ａ１の出力
がＱ出力には信号Ｂ１の出力が出力される。この為に、
本分周回路の出力信号Ｑ、ζ−は、ＣＬ倍信号立上がり
に同期して出力が反転する。
次にＣＴＬ信号が“Ｈ”の時には、Ｎ型トランジスタ２
１．２２は゛オン”状態で、Ｎ型トランジスタ２３．２
４は“オフ”状態となるので、Ｑ出力には信号Ａ２の出
力が、ζ−出力には信号Ｂ２の出力が出力される。この
為に、本分周回路の出力信号Ｑ、ＱはＣＬ信号の立下が
りに同期して出力が反転する。ＣＴＬ信号の“Ｈ“、“
Ｌ“にかかわらず分周回路の出力はＣＬ信号に対して２
分周されている。
１．２２は゛オン”状態で、Ｎ型トランジスタ２３．２
４は“オフ”状態となるので、Ｑ出力には信号Ａ２の出
力が、ζ−出力には信号Ｂ２の出力が出力される。この
為に、本分周回路の出力信号Ｑ、ＱはＣＬ信号の立下が
りに同期して出力が反転する。ＣＴＬ信号の“Ｈ“、“
Ｌ“にかかわらず分周回路の出力はＣＬ信号に対して２
分周されている。
発明の詳細
な説明したように、本発明によれば、分周回路を構成す
る２つのラッチ回路の各出力とスイッチで切換えられる
様にしたので、入力クロックに対する分周回路の出力タ
イミングを可変できるという効果が得られる。
る２つのラッチ回路の各出力とスイッチで切換えられる
様にしたので、入力クロックに対する分周回路の出力タ
イミングを可変できるという効果が得られる。
第１図は本発明の一実施例を示す回路構成図、第２図は
第１図に示した回路のタイミング図、第３図は従来例の
回路図、第４図は第３図に示した回路のタイミング図で
ある。 １〜４・・・インバータ、８．９・・・ラッチ回路、１
１．１２．２１〜２４・・・Ｎ型トランジスタ特許出願
人 日本電気株式会社 代 理 人 弁理士 熊谷 雄太部 第３ 第
第１図に示した回路のタイミング図、第３図は従来例の
回路図、第４図は第３図に示した回路のタイミング図で
ある。 １〜４・・・インバータ、８．９・・・ラッチ回路、１
１．１２．２１〜２４・・・Ｎ型トランジスタ特許出願
人 日本電気株式会社 代 理 人 弁理士 熊谷 雄太部 第３ 第
Claims (1)
- 入力クロックの立上がりで出力信号が変化する第１のラ
ッチ回路と、入力クロックの立下がりで出力信号が変化
する第２のラッチ回路とを有する２分周回路において、
前記第１のラッチ回路の出力は第１のスイッチに接続さ
れ、前記第２のラッチ回路の出力は第２のスイッチに接
続され、前記第１と第２のスイッチの出力同士が接続さ
れていることを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202658A JPH0487415A (ja) | 1990-07-31 | 1990-07-31 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202658A JPH0487415A (ja) | 1990-07-31 | 1990-07-31 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487415A true JPH0487415A (ja) | 1992-03-19 |
Family
ID=16461000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202658A Pending JPH0487415A (ja) | 1990-07-31 | 1990-07-31 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828249A (en) * | 1996-12-10 | 1998-10-27 | Vlsi Technology, Inc. | Arrangement for selective generation of an output signal related to a clock signal and method therefor |
-
1990
- 1990-07-31 JP JP2202658A patent/JPH0487415A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828249A (en) * | 1996-12-10 | 1998-10-27 | Vlsi Technology, Inc. | Arrangement for selective generation of an output signal related to a clock signal and method therefor |
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