JPH0260096B2

JPH0260096B2 -

Info

Publication number: JPH0260096B2
Application number: JP59113353A
Authority: JP
Inventors: Yoko Mizushima
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-06-01
Filing date: 1984-06-01
Publication date: 1990-12-14
Also published as: JPS60256225A

Description

【発明の詳細な説明】産業上の利用分野本発明は、PLL（Phase Locked Loop）回路
に用いられる２係数分周器、特に（2N＋１）分
の１、2N分の１（Ｎは整数）の切換え機能をもつ
２係数分周器用の信号選択回路に関するものであ
る。

従来例の構成とその問題点第１図に、従来例の構成を示す。１は第１の
１／２カウンタ、２は第２の１／２カウンタ、３
は１／10カウンタ、４は信号選択回路である。５
〜８，３２はインバータ、９〜１６，３１は
NANDゲート、１７，１８はANDゲート、１９
はNORゲートである。第１の１／２カウンタの
互いに逆位相の出力は、信号選択回路４に接続さ
れ、選択された出力は、第２の１／２カウンタへ
接続され、第２の１／２カウンタ２の出力は、
１／10カウンタ３およびNANDゲート９の一方
の入力へ接続され、他方の入力は１／10カウンタ
３の出力が接続されている。NANDゲート９の
出力は、インバータ５を介して、信号選択回路４
の切換制御入力の１つとなつている。２６は他の
切換制御入力である。

信号選択回路４の構成を以下に説明する。

NANDゲート１５，１６でセツトリセツトフ
リツプフロツプを形成している。ANDゲート１
７，１８および、NORゲート１９でセレクタを
形成している。切換制御入力２６は、NANDゲ
ート１１および、インバータ６を介して、
NANDゲート１０へ接続している。インバータ
５の出力２７は、NANDゲート１０，１１へ接
続されている。NANDゲート１０および同１１
の出力は、各々インバータ７および同８を介して
NANDゲート１３および３１へ接続されている。
NANDゲート１３および、同３１の出力は、フ
リツプフロツプを形成するNANDゲート１５，
１６へ各々接続されている。フリツプフロツプの
出力は、NANDゲート１５の出力２９がANDゲ
ート１７へ接続され、NANDゲート１６の出力
２８が、ANDゲート１８へ接続されている。
ANDゲート１７，１８およびNORゲート１９で
構成されたセレクターの出力、すなわち、NOR
ゲート１９の出力は、インバータ３２を介して、
NANDゲート１３，３１へ接続されている。

第１の１／２カウンタ１の互いに逆位相の出力
２１および、２２は、セレクターを構成する
ANDゲート１７，１８へ接続している。

切換制御入力２６および他の切換制御入力すな
わち、インバータ５の出力２７で、互いに逆位相
の１／２セレクタ１の出力が、信号選択回路４
で、選択されて出力される。

第１図の従来例は、２係数プリスケーラであ
り、全体で、１／40、１／41の係数切換え可能な
カウンタを構成している。

次にタイミングチヤートを用いて従来例の動作
を説明する。

第２図は、主要部のタイミングを示したタイミ
ングチヤートである。

２０は、第１の１／２カウンタの入力パルスで
あり、２１，２２は、その互いに逆位相の出力で
ある。２３は信号選択回路４の出力であり、３０
は、インバータ３２の出力である。２４は、第２
の１／２カウンタ２の出力であり、２５は１／10
カウンタ３の出力である。２６，２７は切換制御
入力である。２８，２９はフリツプフロツプの出
力である。

フリツプフロツプの出力２８が“ロー”レベ
ル、同２９が“ハイ”レベルの時には、信号選択
回路の出力としては、第１の１／２カウンタ１の
一方の出力信号２１が出力され、出力２３には、
その反転位相の出力が出ている。

t₁のタイミングで、１／10カウンタ３の出力２
５が“ハイ”レベルになり、t₂のタイミングで、
第２の１／２のカウンタ２の出力２４が“ハイ”
レベルになると、インバータ３２の出力３０が
“ハイ”レベルになるタイミングt₃で、２４，２
５，３０の論理積がとられ、フリツプフロツプの
入力２７が“ロー”レベルになる。この時フリツ
プフロツプの出力２８が“ハイ”レベルとなる。

さらに、第１の１／２カウンタの出力パルスの
幅だけ遅れてフリツプフロツプの他方の出力２９
が、t₄のタイミングで“ロー”レベルとなる。

フリツプフロツプの出力２８，２９の制御によ
り、セレクターの出力２３へ出力される信号が、
第１の１／２カウンタ１の出力２１からその逆位
相の出力２２へ切換られる。

T₁の期間は、出力信号２１が選択されて、そ
の反転信号がセレクタの出力２３へ出力され、
T₂の期間は、出力信号２２が選択されてその反
転信号がセレクタの出力２３へ出力される。

T₃の期間は、セレクタの出力信号２３は、“ロ
ー”レベルである。

セレクタの出力信号２３に着目すると、t₄のタ
イミングで、第１の１／２カウンタ１の出力２
１，２２が、切換わつており、“ロー”レベルが
２度続いて第１の１／２カウンタ１の入力２０の
１パルス分だけセレクタの出力２３はシフトした
形となり、系全体のパルスカウント数は４１とな
り、１／41分周比を得ている。

本従来例の動作の制約は、信号選択回路４を出
力されてから、第２の１／２カウンタ２の遅延、
あるいは、１／10カウンタ３の遅延、および
NANDゲート９とインバータ５の遅延、および
NANDゲート１０、インバータ７とNANDゲー
ト１３の遅延あるいは、NANDゲート１１、イ
ンバータ８とNANDゲート３１の遅延を合計し
た遅延時間が、第１の１／２カウンタ１の出力２
１，２２の周期以内である必要がある。また、信
号選択回路内部では、NANDゲート１５，１６
で構成されるフリツプフロツプの負荷が重く、切
換動作を律速する要因となつている。

CMOS（双補形電界効果トランジスタ）等の比
較的低速のデバイスでは、高速での動作が困難と
なつてくる。

第３図に、本従来例の信号選択回路をCMOS
集積回路で作つた場合の周波数特性を示す。

発明の目的本発明は、従来例のこうした欠点を除き、集積
回路に適した、信号選択回路を提供するものであ
る。

発明の構成本発明は、互いに逆位相の２種類のパルスを２
つの切換入力の制御で、上記互いに逆位相のパル
スに同期して切換えるものであり、逆位相関係に
ある第１および第２のクロツクパルスが印加され
る入力端子と、第１および第２の切換制御入力
と、第１および第２の論理ゲート回路と、出力の
タイミングが前記第１のクロツクパルスで制御さ
れる第３および第４の論理ゲート回路と、出力の
タイミングが前記第２のクロツクパルスで制御さ
れる第５の論理ゲート回路と、セレクタとを具備
し、前記第１と第２の切換制御入力を前記第１の
論理ゲート回路の入力に接続し、前記第１の切換
制御入力を位相反転した信号と前記第２の切換制
御入力とを前記第３の論理ゲート回路の入力に接
続し、前記第１の論理ゲート回路の出力を第４の
論理ゲート回路の入力に接続し、前記第１および
第４の論理ゲート回路の出力を前記第２の論理ゲ
ート回路の入力に接続し、同第２の論理ゲート回
路の出力を前記第５の論理ゲート回路の入力およ
び前記第４の論理ゲート回路の入力に接続すると
ともに、前記セレクタの一方の信号選択入力にも
接続し、前記セレクタの他方の信号選択入力に
は、前記第５の論理ゲート回路の出力を接続し、
前記セレクタの被選択信号入力端子を前記第１お
よび第２のクロツクパルスの入力端子に接続し、
さらに、前記第３および第４の論理ゲート回路の
クロツク制御入力に前記第１のクロツクパルスの
入力端子を接続し、前記第５の論理ゲート回路の
クロツク制御入力に前記第２のクロツクパルスの
入力端子を接続した構成となつている。これによ
り、高周波動作においても誤動作のない信号選択
回路が実現される。

実施例の説明第４図は本発明の第１の実施例の構成を示すも
のである。

第４図において、５１，５２はそれぞれ第１、
第２の制御信号が印加される入力端子、５３，５
４は、互いに逆位相の２種類のパルス（以下、そ
れぞれCK₁，CK₂と呼ぶ）が印加される入力端
子、５５は信号選択回路の出力端子、５７，６２
は出力をクロツクで制御されるNANDゲートで、
クロツクが“ハイ”レベルのとき、NAND出力
され、“ロー”レベルのとき、ハイインピーダン
スとなる。６０は出力をクロツクで制御されるイ
ンバータで、クロツクが“ハイ”レベルのとき、
インバータ出力され、“ローレベル”のとき、ハ
イインピーダンスとなる。５６はインバータ、５
８，５９，６１，６３，６４はNANDゲートで
ある。６５は入力端子５３に印加されるパルス
CK₁、６６は入力端子５４に印加されるパルス
CK₂、６７は入力端子５１に印加される第１の制
御信号、６８は入力端子５２に印加される第２の
制御信号、６９はクロツクで制御されるNAND
ゲート５７の出力、７０はNANDゲート５８の
出力、７１はクロツクで制御されるNANDゲー
ト６２の出力、７２はNANDゲート５９の出力、
７３はクロツクで制御されるインバータ６０の出
力、７４はNANDゲート６３の出力、７５は
NANDゲート６１の出力、７６はNANDゲート
６４の出力である。

入力端子５１はインバータ５６、および
NANDゲート５８へ接続され、入力端子５２は
クロツクで制御されるNANDゲート５７、およ
び、NANDゲート５８に接続される。インバー
タ５６の出力はクロツクで制御されるNANDゲ
ート５７へ接続され、クロツクで制御される
NANDゲート５７の出力６９はNANDゲート５
９に接続され、５９の出力７２は、クロツクで制
御されるNANDゲート６２、クロツクで制御さ
れるインバータ６０、および、NANDゲート６
１へ接続される。NANDゲート５８の出力７０
はクロツクで制御されるNANDゲート６２へ接
続され６２の出力７１はNANDゲート５９に接
続される。クロツクで制御されるインバータ６０
の出力７３、および、入力端子５３が、NAND
ゲート６３に接続され、入力端子５４がNAND
ゲート６１に接続され、NANDゲート６１の出
力７５、および、NANDゲート６３の出力７４
がNANDゲート６４へ接続され、６４の出力７
６が出力端子５５に接続される。

クロツクで制御されるNANDゲート５７、お
よび６２の制御クロツクに入力端子５３が接続さ
れ、クロツクで制御されるインバータ６０の制御
クロツクに入力端子５４が接続される。

NANDゲート６１，６３および６４でセレク
ターを構成している。

以上のように構成された本実施例について、以
下、第５図および第６図のタイミングチヤートに
もとずいてその動作を説明する。

第５図、および、第６図は本実施例のタイミン
グを示したものであり、示された点は第４図に同
一の記号をもつて示す。

６５は入力端子５３に印加されるパルスCK₁で
あり、６６は入力端子５４に印加されるパルス
CK₂である。６５と６６は互いに逆位相のパルス
である。６７は入力端子５１に印加される第１の
制御信号であり、６８は入力端子５２に印加され
る第２の制御信号である。６９はクロツクで制御
されるNANDゲート５７の出力であり、７０は
NANDゲート５８の出力であり、７１はクロツ
クで制御されるNANDゲート６２の出力であり、
７２はNANDゲート５９の出力であり、７３は
クロツクで制御されるインバータ６０の出力であ
る。７４はNANDゲート６３の出力であり、７
５はNANDゲート６１の出力であり、７６は
NANDゲート６４の出力であり、NANDゲート
６１，６３、および、６４で構成されたセレクタ
ーの出力となつている。７２，７３は、互いに逆
位相のパルス６５，６６の一方を選択するセレク
ターの制御信号となつている。

まず、第５図にもとづいて、本実施例の動作を
説明する。

第１の制御信号６７が“ハイ”レベルで、クロ
ツクで制御されるインバータ６０の出力７３が
“ハイ”レベル、NANDゲート５９の出力７２が
“ロー”レベルのときは、セレクターの出力７６
に、信号６５が選択されて、出力されている。

t₁₀₁のタイミングで、第１の制御信号６７が
“ロー”レベルとなり、t₁₀₂のタイミングで、第
２の制御信号６８が“ハイ”レベルになる。第
１、第２の制御信号は、クロツクで制御される
NANDゲート５７に接続され、また、NANDゲ
ート５８を介して、クロツクで制御される
NANDゲート６２に接続されており、５７，６
２の制御クロツク６５が“ハイ”レベルになる
t₁₀₃のタイミングで、５７の出力６９は“ロー”
レベルになり、６９が接続されているNANDゲ
ート５９の出力７２が“ハイ”レベルとなり、７
２、および、NANDゲート５８の出力７０が接
続されている６２の出力７１が“ロー”レベルと
なる。７２はクロツクで制御されるインバータ６
０に接続されており、６０の制御クロツク６６が
“ハイ”レベルになるタイミングt₁₀₄で、６０の
出力７３は“ロー”レベルとなる。これで７２が
“ハイ”レベル、７３が“ロー”レベルとなるの
で、NANDゲート６１の出力７５は入力６６の
反転信号を出力し、NANDゲート６３の出力７
４は“ハイ”レベルとなり、セレクターの出力７
６には、信号６６が選択されて出力され、信号６
５から信号６６へ選択される信号が切換わる。

タイミングt₁₀₃からt₁₀₄の期間は、信号７２，
７３共に、“ハイ”レベルであり、信号６５は
“ハイ”レベル、信号６６は“ロー”レベルであ
るから、セレクターの出力７６は、“ハイ”レベ
ルであり、タイミングt₁₀₄でセレクター出力７６
が信号６５から信号６６へ切換わつたとき、信号
６６は“ハイ”レベルであるので、信号７６は
“ハイ”レベルとなり、“ハイ”レベルが２度続け
て出力されたことになり、信号６５、信号６６と
比較して、セレクター出力７６は半パルス減つた
ことになる。

タイミングt₁₀₅で第２の制御信号６８が“ロ
ー”レベルになると、クロツクで制御される
NANDゲート５７の出力６９は制御クロツク６
５が“ハイ”レベルになるまでタイミングt₁₀₆
で、“ハイ”レベルとなる。

次に第６図にもとづいて、セレクターの出力７
６が、信号６６から信号６５へ切換わる動作につ
いて説明する。

第１の制御信号６７が“ロー”レベルで、クロ
ツクで制御されるインバータ６０の出力７３が
“ロー”レベル、NANDゲート５９の出力７２が
“ハイ”レベルのときは、セレクターの出力７６
に、信号６６が選択されて、出力されている。

t₁₁₁のタイミングで、第１の制御信号６７が
“ハイ”レベルとなり、t₁₁₂のタイミングで第２
の制御信号６８が“ハイ”レベルになつたときを
示す。第１、第２の制御信号は、クロツクで制御
されるNANDゲート５７に接続され、また、
NANDゲート５８を介して、クロツクで制御さ
れるNANDゲート６２に接続されている。クロ
ツクで制御されるNANDゲート５７の出力６９
は、信号６７が“ハイ”レベルのため、“ハイ”
レベルであり、タイミングt₁₁₂では変化しない。
NANDゲート５８の出力７０はタイミングt₁₁₂で
“ロー”レベルになり、クロツクで制御される
NANDゲート６２の出力７１は制御クロツク６
５が“ハイ”レベルになるタイミングt₁₁₃で“ハ
イ”レベルとなり、信号６９、および信号７１が
接続されるNANDゲート５９の出力７２が“ロ
ー”レベルになる。クロツクで制御されるインバ
ータ６０の出力７３は制御クロツク信号６６が
“ハイ”レベルになるタイミングt₁₁₄で、“ハイ”
レベルとなる。

これで、信号７２が“ロー”レベル、信号７３
が“ハイ”レベルとなるので、NANDゲート６
１の出力７５は“ハイ”レベルとなり、NAND
ゲート６３の出力７４は入力６５の反転信号を出
力し、セレクターの出力７６には、信号６５が選
択されて出力し、信号６６から信号６５へ、選択
される信号が切換わる。

タイミングt₁₁₃からt₁₁₄の期間は信号７２，７
３が共に“ロー”レベルであり、信号７４，７５
は共に“ハイ”レベルとなるから、セレクターの
出力７６は、“ロー”レベルである。タイミング
t₁₁₄でセレクターの出力７６が信号６６から信号
６５へ切換わつたとき、信号６５は“ロー”レベ
ルであるのでセレクターの出力７６は“ロー”レ
ベルとなり、“ロー”レベルが２度続けて出力さ
れたことになる。前述の信号６５から信号６６へ
の切換えのときと同様、信号６６から信号６５へ
の切換えのとき、各々の信号６５，６６と比較し
て、セレクターの出力７６は半パルス減つたこと
になる。

タイミングt₁₁₅で第２の制御信号６８が“ロ
ー”レベルになると、NANDゲート５８の出力
７０が“ハイ”レベルになる。

本実施例は、互いに逆位相のパルス信号６５，
６６のうち一方を、２つの制御信号６７，６８に
よつて選択して出力し、選択される信号の切換え
を信号６５，６６に同期して行なうことができ
る。すなわち、信号６５から信号６６へ切換わる
ときは、信号６５の“ハイ”レベルを出力する状
態から信号６６の“ハイ”レベルを出力する状態
へ変化し、信号６６から信号６５へ切換わるとき
は信号６６の“ロー”レベルを出力する状態か
ら、信号６５の“ロー”レベルを出力する状態へ
変化する。したがつて切換わるたびに、信号６
５，６６にくらべ、本実施例の出力は半パルスず
つ減ることになる。

クロツクで制御されたNANDゲート、および
クロツクで制御されたインバータを用いるため、
入力パルス信号６５，６６に同期をとることがで
き、従来例にみるような遅延をつくらず、クロツ
クで制御されたNANDゲート５７、または同６
２と、NANDゲート５９の遅延時間の合計より、
入力パルス信号６５の“ハイ”レベルの期間が長
ければよく、また、クロツクで制御されるインバ
ータ６０の遅延期間より入力パルス信号６６の
“ハイ”レベルの期間が長ければよい。さらに、
従来例のフリツプフロツプの負荷にくらべ、
NANDゲート５９の負荷を小さくでき、もつて
高速の動作が可能となつている。

第５図のタイミングt₁₀₃でのクロツクで制御さ
れるNANDゲート６２の出力７１の立ち下がり
は、クロツクで制御されるNANDゲート５７の
出力６９が立ち上がるタイミングt₁₀₆までに完了
すればよい。また、クロツクで制御される
NANDゲート５７の出力６９の立ち上がりは、
制御信号５１，５２が共に“ハイ”レベルになる
ことによつて、６２の出力７１が“ハイ”レベル
になる以前に完了すればよい。したがつて、本実
施例をCMOS集積回路で構成した場合、５７を
構成するCMOSトランジスタのうち、Ｐ型トラ
ンジスタと、６２を構成するCMOSトランジス
タのうちＮ型トランジスタとはゲート幅を小さく
することができ、各クロツクで制御される
NANDゲート５７，６２の前段回路の負荷が小
さくできるので、さらに高速動作が可能になる。

以上のように、本実施例は、CMOS等、比較
的低速なデバイスにおいても、高速動作が可能な
信号選択回路である。

以下、本発明の第２の実施例について説明す
る。第７図は本発明の第２の実施例の構成を示
す。本実施例は、分周比１／40、１／41の切換を
行なうカウンターに、信号選択回路を用いたもの
である。

第７図において、２００は入力パルスが印加さ
れる端子、２０１は第１の１／２カウンター、２
０２は信号選択回路、２０３は第２の１／２カウ
ンタ、２０４は１／10カウンタ、２０５は
NANDゲート、２０６はインバータ、２０７は
端子２００に印加されるパルス、２０８は１／２
カウンター２０３の出力、２０９は１／10カウン
ター２０４の出力である。

信号選択回路２０２の構成は、第４図の構成と
同様であり、同一の記号を用い、説明を省略す
る。

第１の１／２カウンター２０１の入力端子２０
０を接続し、１／２カウンタ２０１から出力され
る互いに逆位相の２種類のパルスは、信号選択回
路２０２の入力パルス６５，６６になる。信号選
択回路２０２の出力７６は第２の１／２カウンタ
ー２０３の入力に接続され、同カウンタ２０３の
出力２０８は１／10カウンター２０４の入力に接
続される。１／10カウンタ２０４の出力２０９と
１／２カウンタ２０３の出力２０８が、NAND
ゲート２０５に接続され、その出力がインバータ
２０６に接続され、同インバータ２０６の出力が
信号選択回路２０２の第２の制御信号６８とな
る。

次にタイミングチヤートを用いて、本実施例の
動作を説明する。

第８図、第９図は本実施例のタイミングチヤー
トであり、示された点は、第７図と同一の記号を
もつて示す。

２０７は第１の１／２カウンタ２０１の入力で
あり、６５，６６は互いに逆位相の２０１の出力
である。６７は信号選択回路２０２の第１の制御
信号であり、６８は第２の制御信号で、インバー
タ２０６の出力となつている。６９はクロツクで
制御されるNANDゲート５７の出力、７０は
NANDゲート５８の出力、７１はクロツクで制
御されるNANDゲート６２の出力、７２は
NANDゲート５９の出力、７３はクロツクで制
御されるインバータ６０の出力、７４はNAND
ゲート６３の出力、７５はNANDゲート６１の
出力、７６はNANDゲート６４の出力であり、
信号選択回路２０２の出力である。２０８は第２
の１／２カウンターの出力、２０９は１／10カウ
ンターの出力である。

まず、第８図にもとづいて、本実施例の動作を
説明する。

第１の制御信号６７が“ハイ”レベルでクロツ
クで制御されるインバータ６０の出力７３が“ハ
イ”レベル、NANDゲート５９の出力７２が
“ロー”レベルのときは、信号６５が選択され、
信号選択回路２０２の出力７６に出力されてい
る。t₂₂₁のタイミングで第１の制御信号６７が
“ロー”レベルとなり、t₂₂₂のタイミングで１／
２カウンター２０３の出力２０８と１／10カウン
タ２０４の出力２０９が共に“ハイ”レベルとな
り、第２の制御信号６８が“ハイ”レベルとなる
と、クロツクで制御されるNANDゲート５７、
および同６２の制御クロツク６５が“ハイ”レベ
ルになるタイミングt₂₂₃で、クロツクで制御され
るNANDゲート５７の出力６９は“ロー”レベ
ル、NANDゲート５９の出力７２は“ハイ”レ
ベル、６２の出力７１は“ロー”レベルとなる。
出力信号７２が入力に接続されているクロツクで
制御されるインバータ６０の出力７３は、制御ク
ロツク６６が“ハイ”レベルになるタイミング
t₂₂₄で“ロー”レベルとなる。

信号７２が“ハイ”レベル、信号７３が“ロ
ー”レベルとなるので、信号６６が選択されて、
信号選択回路の出力７６となり、選択される信号
が信号６５から信号６６に切換わる。

タイミングt₂₂₃からt₂₂₄の期間は信号７２、同
７３が共に“ハイ”レベルであり、信号７６は
“ハイ”レベルであり、タイミングt₂₂₄で選択さ
れる信号が信号６６に切換わつたとき、信号６６
は“ハイ”レベルであるので、信号７６は“ハ
イ”レベルとなり、“ハイ”レベルが２度続けて
出力されたことになる。これは第１の１／２カウ
ンター２０１の入力２０７を基準にすると、１パ
ルス余分にカウントしたことになる。

タイミングt₂₂₅で、第２の１／２カウンター２
０３の出力２０８が“ロー”レベルになると、第
２の制御信号６８が“ロー”レベルになり、信号
６５が“ハイ”レベルなので、信号６９が“ハ
イ”レベルとなる。

次に第９図にもとづいて、信号６６から信号６
５への切換動作について説明する。

第１の制御信号６７が“ロー”レベルで、クロ
ツクで制御されるインバータ６０の出力７３が
“ロー”レベルで、NANDゲート５９の出力７２
が“ハイ”レベルのときは、信号６６が選択され
て、信号選択回路の出力７６に出力されている。

t₂₃₁のタイミングで、第１の制御信号６７が
“ハイ”レベルとなり、t₂₃₂のタイミングで第２
の制御信号６８が“ハイ”レベルになつたときを
示す。

タイミングt₂₃₂で信号６７，６８が共に“ハ
イ”レベルになつたとき、NANDゲート５８の
出力７０は“ロー”レベルになり、信号６５が
“ハイ”レベルなので、クロツクで制御される
NANDゲート６２の出力７１が“ハイ”レベル
となる。クロツクで制御されるNANDゲート５
７の出力６９はすでに“ハイ”レベルなので、各
信号６９，７１を入力とするNANDゲート５９
の出力７２が“ロー”レベルとなり、信号６６が
“ハイ”レベルとなるタイミングt₂₃₃でクロツク
で制御されるインバータ６０の出力７３が“ハ
イ”レベルとなる。信号７２が“ロー”レベル、
信号７３が“ハイ”レベルとなるので、信号選択
回路２０２の出力７６には、信号６５が選択さ
れ、選択される信号が信号６６から信号６５に切
換わる。

タイミングt₂₃₂からt₂₃₃の期間は信号７２，７
３共に“ロー”レベルであり、信号選択回路２０
２の出力７６は“ロー”レベルとなる。タイミン
グt₂₃₃で信号６６から信号６５へ切換わつたと
き、信号６５は“ロー”レベルであるので、出力
７６は“ロー”レベルとなり、“ロー”レベルが
２度続けて出力されたことになる。

前述の信号６５から信号６６の切換えのときと
同様、信号６６から信号６５への切換えのとき、
第１の１／２カウンター２０１の入力２０７を基
準にすると１パルス余分にカウントしたことにな
る。

タイミングt₂₃₄で、第２の１／２カウンター２
０３の出力２０８が“ロー”レベルになると、第
２の制御信号６８が、“ロー”レベルとなり、
NANDゲート５８の出力７０が“ハイ”レベル
となる。

第７図に示す実施例の系全体としてみると、
１／２カウンターを２個、１／10カウンターを１
個通つており、入力パルス２０７の１／40の分周
を行なう。しかし、上述のように、信号選択回路
２０２が、出力を信号６５から信号６６へ、ある
いは、信号６６から信号６５へ切換えるたびに、
入力パルス２０７の１パルス分余分にカウントす
るので、切換えを行なつているときには、入力ク
ロツク信号２０７の１／41分周を行なう。第１の
制御信号６７を“ハイ”レベル、あるいは“ロ
ー”レベルに固定すれば、信号選択回路２０２は
出力の切換えを行なわず、もつて、この系は分周
比１／40となり、切換える場合には１／41となり
１／40、１／41の係数切換えを行なうことができ
る。

本発明の第１の実施例で述べたように、本発明
の信号選択回路は、高速動作が可能であり、これ
を用いることにより、第２の実施例の２係数分周
器は、入力パルスが高周波の場合においても、良
好に動作するものである。

第１０図に第２の実施例をCMOS集積回路で
構成した場合の周波数特性を示す。

なお、第１の実施例において、NANDゲート
で構成したが、NORゲートを用いて構成しても
よい。

また、第２の実施例において、分周比１／40、
１／41の切換えを行なうカウンターとしたが、任
意の分周比１／Ｎ、１／（Ｎ＋１）（Ｎは正整数）
の切換えを行なうカウンターとしてもよい。

発明の効果本発明によれば、クロツクで制御される論理ゲ
ートを用いることにより、制御信号を受付けてか
ら、選択される信号の切換えを行なうまでの動作
が、信号の周波数に対して、余裕をもつて行なわ
れるため、高周波の信号でも、選択される信号の
切換えが可能であり、CMOSデバイス等比較的
低速なデバイスを用いても、誤動作することな
く、良好な周波数特性を得ることができ、特に集
積回路に適した、信号選択回路を提供することが
できるものである。

【図面の簡単な説明】

第１図は、従来の信号選択回路の構成図、第２
図は第１図の従来例のタイミングチヤート、第３
図は第１図の従来例の周波数特性図、第４図は、
本発明の第１の実施例の構成図、第５図、第６図
は本発明の第１の実施例のタイミングチヤート、
第７図は、本発明の第２の実施例の構成図、第８
図、第９図は、本発明の第２の実施例のタイミン
グチヤート、第１０図は、本発明の第２の実施例
の周波数特性を示した図である。５１〜５４…入力端子、５５…出力端子、５６
…インバータ、５７，６２…クロツクで制御され
るNANDゲート、６０…クロツクで制御される
インバータ、５８，５９，６１，６３，６４…
NANDゲート。

Claims

【特許請求の範囲】１逆位相関係にある第１および第２のクロツク
パルスが印加される入力端子と、第１および第２
の切換制御入力と、第１および第２の論理ゲート
回路と、出力のタイミングが前記第１のクロツク
パルスで制御される第３および第４の論理ゲート
回路と、出力のタイミングが前記第２のクロツク
パルスで制御される第５の論理ゲート回路と、セ
レクタとを具備し、前記第１と第２の切換制御入
力を前記第１の論理ゲート回路の入力に接続し、
前記第１の切換制御入力を位相反転した信号と前
記第２の切換制御入力とを前記第３の論理ゲート
回路の入力に接続し、前記第１の論理ゲート回路
の出力を第４の論理ゲート回路の入力に接続し、
前記第３および第４の論理ゲート回路の出力を前
記第２の論理ゲート回路の入力に接続し、同第２
の論理ゲート回路の出力を前記第５の論理ゲート
回路の入力および前記第４の論理ゲート回路の入
力に接続するとともに、前記セレクタの一方の信
号選択入力にも接続し、前記セレクタの他方の信
号選択入力には、前記第５の論理ゲート回路の出
力を接続し、前記セレクタの被選択信号入力端子
を前記第１および第２のクロツクパルスの入力端
子に接続し、さらに、前記第３および第４の論理
ゲート回路のクロツク制御入力に前記第１のクロ
ツクパルスの入力端子を接続し、前記第５の論理
ゲート回路のクロツク制御入力に前記第２のクロ
ツクパルスの入力端子を接続したことを特徴とす
る信号選択回路。２第１、第２、第３および第４の論理ゲート回
路がNANDゲート、第５の論理ゲート回路がイ
ンバータであることを特徴とする特許請求の範囲
第１項に記載の信号選択回路。