JPH0492965A - ベクトル命令処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベクトル命令処理装置に於ける複数のベクト
ル命令の並列実行に関するものである。

〔従来の技術〕

従来、命令の並列処理に関しては特公昭６１−５２５１
２号に記載のものが公知である。

２つのベクトル命令ＶＬＤ、ＶＡＤの実行について並列
処理を説明する。第１図はこの２命令を逐次処理する例
を示している。先行するＶＬＤ命令にて主記憶１００１
に格納されているオペランドはパス１１０１．セレクタ
１００４を経由してベクトルレジスタ１００２に格納さ
れる。次に後続のＶＡＤ命令は先行するＶＬＤ命令によ
りベクトルレジスタに格納済オペランドをパス１１０３
経出で、また主記憶に格納されているオペランドをパス
１１０１．１１０２経由で演算器１１０３へ入力し演算
結果をパス１１０４、セレクタ１００４経出でベクトル
レジスタ１０ｏ２へ格納する。

この処理に於てＶＬＤ、ＶＡＤ命令の処理に各々時間ｔ
を必要とすると、２命令終了するには２ｔの時間が必要
となる。

第２図は２命令を並列処理する例を示している。ＶＬＤ
命令は主記憶１００１よりオペランドをパス１１０１、
セレクタ１００４経由でベクトルレジスタ１００２へ転
送、格納する。この時該当オペランドはパス１１０２経
出演算器１００３へ入力され同時にもう一つのオペラン
ドは主記憶からパス１１０５経由で演算器へ入力され、
演算結果はパス１１０４、セレクタ１００４経由ベクト
ルレジスタへ転送格納される。

この処理に要する時間はｔであり、この様に２命令を並
列処理することにより命令処理時間の短縮をすることが
出来る。

しかし上記の様な並列処理に於ては、並列実行する命令
のうちの先行命令の処理で何らかの割込み要因が発生し
、命令処理が中断される場合、（後続命令の処理も並行
して実行されている為）。

後続命令がベクトルレジスタ或いは記憶装置内データの
更新を行なう場合、命令が逐次処理される場合には行な
われないはずの更新が実行されてしまうという問題があ
った。

〔発明が解決しようとする課題〕

本発明は、上記従来技術で説明したような、複数のベク
トル命令の並列実行時に先行命令にて割込みが発生して
後続命令の処理が本来抑止されるべき事態となったとき
、本来行なわれないはずの後続命令による更新の発生を
抑止することが可能な複数のベクトル命令の並行実行方
式を提供することを目的とするものである。

〔課題を解決するための手段〕

上記目的を達成するために、後続命令による演算結果を
一時格納する為にプログラム指定可能なベクトルレジス
タ本数より余分にベクトルレジスタを設け、かつベクト
ルレジスタ番号をフローティング化し、論理ベクトルレ
ジスタ番号と物理ベクトルレジスタ番号の対応を変更可
能とする。これにより、並列処理される命令のうち、後
続命令の演算結果を当該命令のオペランドフィルドで指
定されるベクトルレジスタではなく余剰となっているベ
クトルレジスタに出力するようにする。これにより、も
し先行命令処理に於て割込み条件等が発生せず正常終了
した場合は、並列処理の終了時に後続命令の演算結果が
格納された余剰ベクトルレジスタの論理レジスタ番号を
後続命令のオペランドフィルドで指定される論理ベクト
ルレジスタ番号で再登録し、以前その論理ベクトルレジ
スタ番号を帯びていたベクトルレジスタは余剰レジスタ
として再登録し、次の並列処理実行時に使用可能とする
。先行命令が割込み等で処理が中断された場合は、後続
命令による演算結果は無視され、論理ベクトルレジスタ
番号の再登録は行なわれない。

この動作を第３図にて説明する。この例では、先行命令
：記憶アドレスＳＴＯからベクトルレジスタ００番への
データロード、と後続命令：ベクトルレジスタ００番と
記憶アドレスＳＴＩのデータの加算を行い結果をベクト
ルレジスタ０１番へロード、の並列処理を示している。

命令ではベクトルレジスタ番号は２ビツトで表わされ、
従って４本の独立したベクトルレジスタがプログラムで
指定可能である。物理的にはこの４本の他に即述の並列
処理用に更に１本のベクトルレジスタを備え、これらは
３ビツトのベクトルレジスタ物理番号０００〜１００で
識別される。各ベクトルレジスタはこれとは別に２ビツ
トのベクトルレジスタ論理番号をもち、命令で指定され
るベクトルレジスタ番号に対応する。命令の並列処理が
正常終了する場合は、物理番号０００、論理番号００の
ベクトルレジスタにはＶＬＤ命令により記憶アドレスＳ
ＴＯよりロードされた記憶データが、また物理番号１０
０のベクトルレジスタにはＶＡＤ命令による加算結果が
格納されており、物理番号０１１、論理番号０１のベク
トルレジスタ（論理番号０１のベクトルレジスタで本来
ＶＡＤの演算結果を格納すべきベクトルレジスタ）の内
容は命令の実行前から不変である。このとき、並列処理
終了時に各ベクトルレジスタの論理番号の再登録が行な
われ、余剰レジスタに対応する論理番号にはＶＡＤ命令
の結果格納用ベクトルレジスタの論理番号０１が再登録
され、以後の処理にはこのベクトルレジスタの内容がベ
クトルレジスタ０１番として使用される。命令実行前に
ベクトルレジスタ０１番として用いられていたベクトル
レジスタの物理番号０１１は、新しい余剰ベクトルレジ
スタ物理番号として登録され、かつ、物理レジスタ０１
１のベクトルレジスタは、以後余剰レジスタと見伽され
１次に再設定されるまで処理には用いられない。

以上述べた様な方式でベクトル命令の並列処理を実現す
れば、処理途中で割込発生し処理が中断されてもベクト
ル命令を逐次処理したときと同一の結果を得ることが出
来る。

〔実施例〕

以下１本発明の実施例を第４図により説明する。

尚本例では第３図で示したＶＬＤ、ＶＡＤ命令の並列処
理を示す。記憶装置から読み出された命令はパス６１経
出で命令レジスタ１にセットされ解読論理３で解読され
る。更に後続の命令も引続きパス６１経出で命令レジス
タ２にセットされデコード論理３で解読される。解読論
理３はこの２命令が並列処理可能か否か判定し、可能な
場合はパスパス８４を励起して制御論理４を起動する。

逐次処理に於ては、先行するＶＬＤ命令の記憶オペラン
ドは記憶装［１０からパス６２．６４．及びセレクタ３
１を経由して５のベクトルレジスタ（論理番号Ｏ）ヘロ
ードされる。一方、後続のＶＡＤ命令は先行するＶＬＤ
命令で５のベクトルレジスタ（論理番号Ｏ）にロードさ
れたオペランドと記憶装置１０からパス６３及びセレク
タ３６経出で転送される記憶オペランドを加算器９で加
算し、結果をパス６５、セレクタ３２経由で６のベクト
ルレジスタ（論理番号１）ヘロードする。

本発明に於ては、並列処理を実現する為に後続命令の処
理が以上の逐次処理とは異なる。即ちＶＬＤ命令の記憶
オペランドはパス６２．６４セレクタ３１経由でベクト
ルレジスタに入力されるとともに、セレクタ３５経由で
加算器９へ入力される。同時に、ＶＡＤ命令の記憶オペ
ランドがパス６３．セレクタ３６経出で加算器９へ入力
され、結果はパス６５．セレクタ３４経由で８のベクト
ルレジスタ４ヘロードされる。この間、本来のベクトル
レジスタ１である６のベクトルレジスタは変更されない
。先行命令か常に終了したときベクトルレジスタ４の論
理番号は１に、ベクトルレジスタ１の論理番号は５とな
り、剰余レジスタとして登録される。後続命令処理中に
割込みを検出した場合、割込み処理は保留され、先行命
令の正常終了後割込み処理を開始する。先行命令が割込
み等で正常終了しなかった場合は、後続命令の割込み条
件は捨てられる。

この方式に於けるもう一つの問題は、処理開始、あるい
は処理終了するベクトルレジスタの要素番号が各々′Ｏ
′、或いは最終エレメントではないとき、演算でロード
されるエレメント以外のエレメントには命令開始前の値
を保証する必要がある。

これは■要素０から最終要素まで全ての要素処理が指定
された場合のみ並列処理を行う。■命令終了前に上記の
残余エレメントへ旧ベクトルレジスタ値を転送して値を
保証する０等、いくつかの方式が可能である。

第５図にこの動作を実現する為の制御回路の一例を示す
。この例では、各ベクトルレジスタは要素０から要素Ｆ
Ｆまで計２５６要素より成り、全要素に対し処理が行な
われる場合のみ並列動作を行なう論理を示している。１
０１は状態レジスタで、その中に処理を開始すべき要素
番号と終了すべき要素番号を記憶している。大小比較回
路１０２．１０３は、この開始要素番号、終了要素番号
が各々０２ＦＦであるか比較し、比較一致時は各々パス
１２１゜１２２を経由してデコード論理３に報告する１
次に１．２は各々先行命令レジスタ、後続命令レジスタ
であり、各々先行命令、後続命令がセットされる。命令
レジスタ１，２の命令コード部はパス１２３、１２４経
由でデコード論理３へ入力される。デコード論理３は先
行命令、後続命令を認識し、並列処理可能な命令列か否
かを判定し、かつ状態レジスタ１０１の開始要素番号と
終了要素番号の比較結果よりベクトルレジスタの全要素
（要素番号ＯからＦＦまで）の処理が指定されている事
をｖ＆識すると、パス１３４を励起し制御論理に並列処
理を指示する。

一方、命令レジスタ１，２のベクトルレジスタ番号指定
部は各々パス１２５．１２６．１２７．１２８経由で論
理番号、物理番号変換回路１０４．１０５．１０６．１
０７へ入力され、対応する物理ベクトルレジスタ番号を
パス１２９．１３０．１３１．１３２へ出力する。ベク
トルレジスタ入力選択回路１０８は並列処理可能を示す
パス１３４がオンのとき、パス１２９上のＶＬＤ命令の
書込みベクトルレジスタの入力セレクタ（第４図のセレ
クタ３１）の記憶データバス側をパス８１経出で選択す
る。他の入力セレクタ３２〜３４は全て加算器出力パス
６５をパス８１経由で選択する。加算器入力選択回路１
０９は命令逐次処理時はパス１３０で示される物理番号
で示されるベクトルレジスタからのデータ入力をパス８
３を介して指定するが、並列処理の信号１３４がオンの
ときセレクタ３５に記憶データを選択させる。セレクタ
３６は記憶データではなくベクトルレジスタデータを選
択させ、この両データにより加算器９で加算される。１
１２は余剰ベクトルレジスタ番号レジスタである。演算
結果の格納先となるベクトルレジスタ番号は並列処理／
逐次処理により異なることは既に説明した。逐次処理の
場合、ＶＡＤ命令の結果格納先ベクトルレジスタ番号は
命令レジスタ２の内の′０１′で示される論理番号であ
る。これがパス１２７経由テ論理番号、物理番号変換回
路１０６によりベクトルレジスタの物理番号に変換され
、パス１３１経由セレクタ１１１へ入力される。このと
き並列処理指示パス１３４がオフならパス１３１のベク
トルレジスタ番号がパス８２へ出力され、これに対応す
る物理番号をもつベクトルレジスタに結果の格納が行な
われる。

並列処理の場合、並列処理指示パス１３４がオンとなり
、この時セレクタ１１１はパス１３３経由で余剰ベクト
ルレジスタ番号レジスタ１１２にセットされている余剰
ベクトルレジスタの物理番号をパス８２へ出力し、従っ
て演算結果は余剰ベクトルレジスタへ格納される。先行
命令が正常終了すると、ベクトルレジスタの論理番号と
物理番号の対応付けが更新される。即ち、論理番号′０
１′に対応するベクトルレジスタの物理番号として、そ
れまで余剰ベクトルレジスタ番号レジスタ１１２にセッ
トされていた余剰ベクトルレジスタの物理番号が新たに
論理番号、物理番号変換回路１０４．１０５．１０６゜
１０７に登録されるとともに、それまで論理番号′０１
′で示されていたベクトルレジスタは、余剰レジスタと
されその物理番号が余剰ベクトルレジスタ番号レジスタ
１１２ヘセツトされる。

この処理の例を第６図に示す、この例では、論理番号０
０．０１．１０．１１には各々物理番号ｏｏｏ、　ｏｉ
ｏ。

００１、０１１．のベクトルレジスタが対応し、かつ余
剰レジスタとして物理番号１００のベクトルレジスタが
対応しているものとする。論理番号、物理番号変換回路
１０６は、命令レジスタ内のオペランドフィルドにより
論理番号を指定され、これに対応する物理番号をパス１
３１へ出力する。先行命令終了時にそれまで論理番号″
０１′に対応していた物理番号’０１０″は、パス１３
１．１４１を経由して余剰ベクトルレジスタ番号レジス
タ１１２ヘセツトされ。

以後物理番号’ｏｉｏ’のベクトルレジスタは余剰レジ
スタとして扱かわれ、次の並列処理実行まで使用されな
くなり同時に、それまで余剰ベクトルレジスタとして扱
かわれていたベクトルレジスタの物理番号’１００’　
がパス１４１経由で論理番号、物理番号変換回路１０６
の論理番号′０１′に対応する物理番号として登録され
、以後論理番号′Ｏ１′のベクトルレジスタとして物理
番号ＪＯＯ’のベクトルレジスタがアクセスされる。

〔発明の効果〕

本発明によれば、複数のベクトル命令の並列実行が実現
出来るので命令の処理性能向上が可能となり、かつ後続
命令の演算結果の格納用に余剰なベクトルレジスタを設
け、後続命令により本来更新されるデータを先行命令の
完了まで保存出来る機能を備えることにより複数命令が
並列実行された場合と逐次処理された場合とで割り込み
発生時も含め得られる結果を完全に一致させることが出
来るため割込み処理を場合分けする必要がなくなり処理
の単純化が可能となる。

【図面の簡単な説明】

第１図は２つのベクトル命令を逐次処理する方式を示す
図、 第２図は２つのベクトル命令を並列処理する方式を示す
図、 第３図は各ベクトルレジスタの更新状況と各ベクトルレ
ジスタの論理番号の更新状況を示す図。 第４図は本発明の一実施例を示す図、第５図は第４図に
示される制御回路の一実施例を示す図。 第６図は論理番号、物理番号変換回路の更新処理概略を
示す図である。 １．２・命令レジスタ、３・・・デコード論理、４・・
制御論理、５〜８・・・ベクトルレジスタ、９・・・加
算器、１０・・・記憶装置、３１〜３４・・・ベクトル
レジスタ入力データセレクタ、３５．３６・・・加算器
入力データセレクタ、６１〜６４・・・データバス、８
１〜８３・・・制御パス、１０１・・・状態レジスタ、
　１０２．１０３・・・・・・大小比較回路、１０４、
１０５．１０６．１０７・・・論理番号、物理番号変換
回路、１０８．１０９．１］、０．１１１・・・物理番
号セレクタ。 １１２・・・余剰ベクトルレジスタ番号レジスタ、１２
１〜１４１・・・パス、 １００１・・・主記憶、１００２・・・ベクトルレジス
タ、１００３・・・閑 を 彎一−、１ を−一一一番 口７コ ロコー′富′ ヒＬ囮 （艷＃ｒｙりい）

Claims (1)

【特許請求の範囲】
1. １、記憶装置と、記憶装置内に存在するデータの一部を
   格納するベクトルレジスタと、記憶装置或いはベクトル
   レジスタ内に存在するデータを記憶装置とベクトルレジ
   スタ間で転送したり演算処理を実行し結果をベクトルレ
   ジスタに格納したりするベクトル命令を実行する処理装
   置に於て、処理すべきプログラム内のベクトル命令を解
   読し、連続するベクトル命令が並列実行可能か否か検出
   するデコード回路と、デコード結果によりベクトルレジ
   スタの読出しパス、書込みパス、及び書込み制御を行う
   制御回路と、ベクトル命令を並列実行時の演算結果を一
   時的に記憶しておく為の余分のベクトルレジスタを設け
   ることにより、従来逐時的に行なわれていた命令処理を
   並列実行することを可能とすることにより処理性能を向
   上させたベクトル命令処理方式。