JPH0492976A - 論理回路図発生方式 - Google Patents
論理回路図発生方式Info
- Publication number
- JPH0492976A JPH0492976A JP2208445A JP20844590A JPH0492976A JP H0492976 A JPH0492976 A JP H0492976A JP 2208445 A JP2208445 A JP 2208445A JP 20844590 A JP20844590 A JP 20844590A JP H0492976 A JPH0492976 A JP H0492976A
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- Japan
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- logic circuit
- connection information
- circuit connection
- analysis
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路図発生方式に関し、特に論理回路の遅
延時間解析および論理回路の設計ルール解析のため必要
とする論理回路図発生方式に関する。
延時間解析および論理回路の設計ルール解析のため必要
とする論理回路図発生方式に関する。
従来の論理回路図発生方式は、論理回路接続情報記憶手
段および論理回路図発生手段を有して構成されており、
遅延時間解析で発見されたエラー又は設計ルール解析で
発見されたエラーについて人手で論理回路図を追いなが
ら解析していた。
段および論理回路図発生手段を有して構成されており、
遅延時間解析で発見されたエラー又は設計ルール解析で
発見されたエラーについて人手で論理回路図を追いなが
ら解析していた。
上述した従来の論理回路図発生方式では、遅延時間解析
又は設計ルールにより発見されたエラーを人手により複
数の回路図より捜し出さなけれならず、多くの時間を必
要とするという欠点がある。
又は設計ルールにより発見されたエラーを人手により複
数の回路図より捜し出さなけれならず、多くの時間を必
要とするという欠点がある。
本発明の論理回路図発生方式は、論理回路接続情報を記
憶する論理回路接続情報記憶手段と、前記論理回路接続
情報記憶手段に格納されている情報より遅延時間解析を
行ない発見したエラーの対象となった経路を指定する論
理回路遅延時間解析手段と、エラー経路近辺の論理回路
情報をどれだけ付加して論理回路図を発見させるかを指
定する付加情報量指定手段と、前記論理回路遅延時間解
析手段で指定したエラー対象となった経路情報および前
記付加情報量指定手段で指定したエラー経路近辺の付加
情報量を考慮し前記論理回路接続情報記憶手段に格納さ
れている論理回路接続情報より論理回路解析に必要な論
理回路接続情報を抽出する論理回路接続情報抽出手段と
、前記解析論理回路接続抽出手段で抽出した論理回路接
続情報より論理回路図を発生する解析論理回路図発生手
段とを有している。
憶する論理回路接続情報記憶手段と、前記論理回路接続
情報記憶手段に格納されている情報より遅延時間解析を
行ない発見したエラーの対象となった経路を指定する論
理回路遅延時間解析手段と、エラー経路近辺の論理回路
情報をどれだけ付加して論理回路図を発見させるかを指
定する付加情報量指定手段と、前記論理回路遅延時間解
析手段で指定したエラー対象となった経路情報および前
記付加情報量指定手段で指定したエラー経路近辺の付加
情報量を考慮し前記論理回路接続情報記憶手段に格納さ
れている論理回路接続情報より論理回路解析に必要な論
理回路接続情報を抽出する論理回路接続情報抽出手段と
、前記解析論理回路接続抽出手段で抽出した論理回路接
続情報より論理回路図を発生する解析論理回路図発生手
段とを有している。
更に本発明の論理回路図発生方式は、論理回路接続情報
を記憶する論理回路接続情報記憶手段と、前記論理回路
接続情報記憶手段に格納されている情報より設計ルール
解析を行ない発見したエラーの対象となった部位を指定
する論理回路設計ルール解析手段と、エラー部位近辺の
論理回路情報をどれだけ付加して論理回路図を発生させ
るかを指定する付加情報量指定手段と、前記論理回路設
計ルール解析手段で指定したエラー対象となった部位情
報と前記付加情報量指定手段で指定したエラー部位近辺
の付加情報量を考慮し前記論理回路接続情報記憶手段に
格納されている論理回路接続情報より論理回路解析に必
要な論理回路接続情報記憶を抽出する解析論理接続情報
抽出手段と、前記解析論理回路接続情報抽出手段で抽出
した論理回路接続情報より論理回路図を発生する解析論
理回路図発生手段とを有している。
を記憶する論理回路接続情報記憶手段と、前記論理回路
接続情報記憶手段に格納されている情報より設計ルール
解析を行ない発見したエラーの対象となった部位を指定
する論理回路設計ルール解析手段と、エラー部位近辺の
論理回路情報をどれだけ付加して論理回路図を発生させ
るかを指定する付加情報量指定手段と、前記論理回路設
計ルール解析手段で指定したエラー対象となった部位情
報と前記付加情報量指定手段で指定したエラー部位近辺
の付加情報量を考慮し前記論理回路接続情報記憶手段に
格納されている論理回路接続情報より論理回路解析に必
要な論理回路接続情報記憶を抽出する解析論理接続情報
抽出手段と、前記解析論理回路接続情報抽出手段で抽出
した論理回路接続情報より論理回路図を発生する解析論
理回路図発生手段とを有している。
次に本発明の実施例について図面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、本発明の一実施例は論理回路の遅延時
間解析のための論理回路図発生方式で、論理回路接続情
報記憶手段１は論理回路接続情報を記憶し、論理回路遅
延時間解析手段２は論理回路接続情報記憶手段１に格納
されている情報より遅延時間解析を行ない発見したエラ
ーの対象となった経路を指定する。付加情報量指定手段
３はエラー経路近辺の論理回路情報をどれだけ付加して
論理回路図を発生させるかを指定し、論理回路接続情報
抽出手段４は論理回路遅延時間解析手段で指定したエラ
ー対象となった経路情報および付加情報量指定手段３で
指定したエラー経路近辺の付加情報量を考慮し論理回路
接続情報記憶手段１に格納されている論理回路接続情報
より論理回路解析に必要な論理回路接続情報を抽出する
。
間解析のための論理回路図発生方式で、論理回路接続情
報記憶手段１は論理回路接続情報を記憶し、論理回路遅
延時間解析手段２は論理回路接続情報記憶手段１に格納
されている情報より遅延時間解析を行ない発見したエラ
ーの対象となった経路を指定する。付加情報量指定手段
３はエラー経路近辺の論理回路情報をどれだけ付加して
論理回路図を発生させるかを指定し、論理回路接続情報
抽出手段４は論理回路遅延時間解析手段で指定したエラ
ー対象となった経路情報および付加情報量指定手段３で
指定したエラー経路近辺の付加情報量を考慮し論理回路
接続情報記憶手段１に格納されている論理回路接続情報
より論理回路解析に必要な論理回路接続情報を抽出する
。
解析論理回路図発生手段５は解析論理回路接続抽出手段
４で抽出した論理回路接続情報より論理回路図を発生す
る回路で楕成せれている。
４で抽出した論理回路接続情報より論理回路図を発生す
る回路で楕成せれている。
第２図（ａ）（ｂ）は、本発明の一実施例に用いる論理
回路図の具体例を示す図である。論理回路接続情報記憶
手段１は回路図６の論理回路接続情報を記憶しており、
論理回路遅延時間解析手段２において遅延時間解析を行
ない出力ビン１８から入力ビン２４間の経路について遅
延時間エラーが発生した場合信号線Ｂ、Ｄの情報をエラ
ー経路と指定し、付加情報量指定手段３においてエラー
経路近辺の情報として１段分の論理回路接続情報出力を
指定した場合、論理回路接続情報抽出手段４は論理回路
遅延時間解析手段２で指定したエラー対象となった経路
情報信号１１！Ｂ、Ｄ、Ｅおよび付加情報量指定手段で
指定した１段分の論理回路接続情報出力指定より論理回
路接続情報記憶手段１に格納されている論理回路接続情
報よりシンボル７，８．９，１０．１１，１２、ビン１
６゜１７．１８，１９．２０，２１，２２，２３゜２４
．２５，２６，２７、端子１３および信号線Ａ、Ｂ、Ｃ
，Ｄ、Ｅの論理回路接続情報を抽出し、解析論理回路図
発生手段５は解析論理回路接続抽出手段４で抽出した論
理回路接続情報より論理回路解析に必要な論理回路図と
して回路図３３を発生する。
回路図の具体例を示す図である。論理回路接続情報記憶
手段１は回路図６の論理回路接続情報を記憶しており、
論理回路遅延時間解析手段２において遅延時間解析を行
ない出力ビン１８から入力ビン２４間の経路について遅
延時間エラーが発生した場合信号線Ｂ、Ｄの情報をエラ
ー経路と指定し、付加情報量指定手段３においてエラー
経路近辺の情報として１段分の論理回路接続情報出力を
指定した場合、論理回路接続情報抽出手段４は論理回路
遅延時間解析手段２で指定したエラー対象となった経路
情報信号１１！Ｂ、Ｄ、Ｅおよび付加情報量指定手段で
指定した１段分の論理回路接続情報出力指定より論理回
路接続情報記憶手段１に格納されている論理回路接続情
報よりシンボル７，８．９，１０．１１，１２、ビン１
６゜１７．１８，１９．２０，２１，２２，２３゜２４
．２５，２６，２７、端子１３および信号線Ａ、Ｂ、Ｃ
，Ｄ、Ｅの論理回路接続情報を抽出し、解析論理回路図
発生手段５は解析論理回路接続抽出手段４で抽出した論
理回路接続情報より論理回路解析に必要な論理回路図と
して回路図３３を発生する。
このように本発明の一実施例は、遅延時間解析により発
見されたエラーの対象となった経路の信号線等を指定し
、かつエラー経路近辺の論理回路情報をどれだけ付加し
て論理回路図を発生させるかを指定し、更にエラー対象
となった経路情報およびエラー経路近辺の付加情報量を
考慮し、元の論理回路接続情報より論理回路解析に必要
な論理回路接続情報を抽出し、この抽出した論理回路接
続情報より論理回路図を発生させるため、論理回路の遅
延時間解析が行なえる回路図が得られる。
見されたエラーの対象となった経路の信号線等を指定し
、かつエラー経路近辺の論理回路情報をどれだけ付加し
て論理回路図を発生させるかを指定し、更にエラー対象
となった経路情報およびエラー経路近辺の付加情報量を
考慮し、元の論理回路接続情報より論理回路解析に必要
な論理回路接続情報を抽出し、この抽出した論理回路接
続情報より論理回路図を発生させるため、論理回路の遅
延時間解析が行なえる回路図が得られる。
第１図は本発明の他の実施例のブロック図である。第１
図において、本発明の他の実施例は論理回路の設計ルー
ル解析ための論理回路図発生方式で、論理回路接続情報
記憶手段５１は論理回路接続情報を記憶し、論理回路設
計ルール解析手段５２は論理回路接続情報記憶手段５１
に格納されている情報より設計ルール解析を行ない発見
したエラーの対象となった部位を指定し、付加情報量指
定手段５３はエラー部位近辺の論理回路情報をどれだけ
付加して論理回路図を発生させるがを指定し、解析論理
回路接続情報抽出手段５４は論理回路設計ルール解析手
段５３で指定したエラー対象となった部位情報と付加情
報量指定手段５３で指定したエラー部位近辺の付加情報
量を考慮し前記論理回路接続情報記憶手段に格納されて
いる論理回路接続情報より論理回路解析に必要な論理回
路接続情報記憶を抽出し、解析論理回路図発生手段５５
は解析論理回路接続情報抽出手段５４で抽出した論理回
路接続情報より論理回路図を発生する回路で構成されて
いる。
図において、本発明の他の実施例は論理回路の設計ルー
ル解析ための論理回路図発生方式で、論理回路接続情報
記憶手段５１は論理回路接続情報を記憶し、論理回路設
計ルール解析手段５２は論理回路接続情報記憶手段５１
に格納されている情報より設計ルール解析を行ない発見
したエラーの対象となった部位を指定し、付加情報量指
定手段５３はエラー部位近辺の論理回路情報をどれだけ
付加して論理回路図を発生させるがを指定し、解析論理
回路接続情報抽出手段５４は論理回路設計ルール解析手
段５３で指定したエラー対象となった部位情報と付加情
報量指定手段５３で指定したエラー部位近辺の付加情報
量を考慮し前記論理回路接続情報記憶手段に格納されて
いる論理回路接続情報より論理回路解析に必要な論理回
路接続情報記憶を抽出し、解析論理回路図発生手段５５
は解析論理回路接続情報抽出手段５４で抽出した論理回
路接続情報より論理回路図を発生する回路で構成されて
いる。
第３図（ａ）（ｂ）は、本発明の他の実施例に用いる論
理回路図の具体例を示す図である。論理回路接続情報記
憶手段５１は回路図６の論理接続情報を記憶しており、
論理回路設計ルール解析手段５２において設計ルール解
析の１つとしてＤＣ電流による付加数制限について解析
を行ない信号線りの部位に於いて出力ビン２３の負荷数
が入力ビン２４．２５の負荷数の合計値より小さいと判
定しエラー対象の情報として出力ビン２３、入力ビン２
４．２５から成る信号線りである部位を指定し負荷情報
量指定手段５３においてエラー部位近辺の情報として１
段分の論理回路接続情報出力を指定した場合、論理回路
接続情報抽出手段５４は論理回路設計ルール解析手段５
２で指定したエラー対象となった部位情報および付加情
報量指定手段５３で指定した１段分の論理回路接続情報
出力指定より論理回路接続情報記憶手段５１に格納され
ている論理回路接続情報からシンボル７．８゜９．１０
，１１，１２、ビン１７，１８，１９゜２０．２１，２
２，２３，２４．２５，２６゜２７および信号線Ｂ、Ｃ
，Ｄ、Ｅの論理回路接続情報を抽出し、解析論理回路図
発生手段５５は論理接続情報抽出手段５４で抽出した論
理回路接続情報より論理回路解析に必要な論理回路図と
して回路図３３を発生する。
理回路図の具体例を示す図である。論理回路接続情報記
憶手段５１は回路図６の論理接続情報を記憶しており、
論理回路設計ルール解析手段５２において設計ルール解
析の１つとしてＤＣ電流による付加数制限について解析
を行ない信号線りの部位に於いて出力ビン２３の負荷数
が入力ビン２４．２５の負荷数の合計値より小さいと判
定しエラー対象の情報として出力ビン２３、入力ビン２
４．２５から成る信号線りである部位を指定し負荷情報
量指定手段５３においてエラー部位近辺の情報として１
段分の論理回路接続情報出力を指定した場合、論理回路
接続情報抽出手段５４は論理回路設計ルール解析手段５
２で指定したエラー対象となった部位情報および付加情
報量指定手段５３で指定した１段分の論理回路接続情報
出力指定より論理回路接続情報記憶手段５１に格納され
ている論理回路接続情報からシンボル７．８゜９．１０
，１１，１２、ビン１７，１８，１９゜２０．２１，２
２，２３，２４．２５，２６゜２７および信号線Ｂ、Ｃ
，Ｄ、Ｅの論理回路接続情報を抽出し、解析論理回路図
発生手段５５は論理接続情報抽出手段５４で抽出した論
理回路接続情報より論理回路解析に必要な論理回路図と
して回路図３３を発生する。
このように本発明の他の実施例は、設計ルール解析によ
り発見されたエラーの対象となった部位上の信号線等を
指定し、かつエラー部位近辺の論理回路情報をどれだけ
付加して論理回路図を発見させるかを指定し、更にエラ
ー対象となった部位情報およびエラー部位近辺の付加情
報量を考慮し、元の論理回路接続情報より必要な論理回
路接続情報を抽出し、この抽出した論理回路接続情報よ
り論理回路図を発生させるため、論理回路の設計ルール
解析が行なえる回路図が得られる。
り発見されたエラーの対象となった部位上の信号線等を
指定し、かつエラー部位近辺の論理回路情報をどれだけ
付加して論理回路図を発見させるかを指定し、更にエラ
ー対象となった部位情報およびエラー部位近辺の付加情
報量を考慮し、元の論理回路接続情報より必要な論理回
路接続情報を抽出し、この抽出した論理回路接続情報よ
り論理回路図を発生させるため、論理回路の設計ルール
解析が行なえる回路図が得られる。
以上説明したように本発明は、エラー対象となった情報
およびエラー近辺の付加情報量を考慮し、元の論理回路
接続情報より論理回路解析に必要な論理回路接続情報を
抽出し、その論理回路接続情報より論理回路図を発生す
るため、従来に比べはるかに見やすく短時間で論理回路
の遅延時間解析もしくは設計ルール解析が行なえる回路
図を提供することが出来る効果がある。
およびエラー近辺の付加情報量を考慮し、元の論理回路
接続情報より論理回路解析に必要な論理回路接続情報を
抽出し、その論理回路接続情報より論理回路図を発生す
るため、従来に比べはるかに見やすく短時間で論理回路
の遅延時間解析もしくは設計ルール解析が行なえる回路
図を提供することが出来る効果がある。
１．５・・−論理回路接続情報記憶手段、２・・・論理
回路遅延時間解析手段、３，５３・・・付加情報量指定
手段、４，５４・・・論理回路接続情報抽出手段、５．
５５・・・解析論理回路図発生手段、５２・・・論理回
路設計ルール解析手段、６．３３・・・回路図、７゜８
、９． １０−、１１ 、 １２・・・シンボル、１３
，１４．１５・・・端子、１６．１７．１８，１９，２
０゜２１．２２，２３，２４，２５，２６，２７，２８
．２９．３０・・・ビン、３１．３２・・・接続子、Ａ
。
回路遅延時間解析手段、３，５３・・・付加情報量指定
手段、４，５４・・・論理回路接続情報抽出手段、５．
５５・・・解析論理回路図発生手段、５２・・・論理回
路設計ルール解析手段、６．３３・・・回路図、７゜８
、９． １０−、１１ 、 １２・・・シンボル、１３
，１４．１５・・・端子、１６．１７．１８，１９，２
０゜２１．２２，２３，２４，２５，２６，２７，２８
．２９．３０・・・ビン、３１．３２・・・接続子、Ａ
。
Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ・・・信号線。
Claims (1)
- 【特許請求の範囲】 １、論理回路接続情報を記録する論理回路接続情報記憶
手段と、前記論理回路接続情報記憶手段に格納されてい
る情報より遅延時間解析を行ない発見したエラーの対象
となった経路を指定する論理回路遅延時間解析手段と、
エラー経路近辺の論理回路情報をどれだけ付加して論理
回路図を発生させるかを指定する付加情報量指定手段と
、前記論理回路遅延時間解析手段で指定したエラー対象
となった経路情報および前記付加情報量指定手段で指定
したエラー経路近辺の付加情報量を考慮し前記論理回路
接続情報記憶手段に格納されている論理回路接続情報よ
り論理回路解析に必要な論理回路接続情報を抽出する論
理回路接続情報抽出手段と、前記解析論理回路接続抽出
手段で抽出した論理回路接続情報より論理回路図を発生
する解析論理回路図発生手段とを含むことを特徴とする
論理回路図発生方式。 ２、論理回路接続情報を記憶する論理回路接情報続記憶
手段と、前記論理回路接続情報記憶手段に格納されてい
る情報より設計ルール解析を行ない発見したエラーの対
象となった部位を指定する論理回路設計ルール解析手段
と、エラー部位近辺の論理回路情報をどれだけ付加して
論理回路図を発生させるかを指定する付加情報量指定手
段と、前記論理回路設計ルール解析手段で指定したエラ
ー対象となった部位情報と前記付加情報量指定手段で指
定したエラー部位近辺の付加情報量を考慮し前記論理回
路接続情報記憶手段に格納されている論理回路接続情報
より論理回路解析に必要な論理回路接続情報記憶を抽出
する論理回路接続情報抽出手段と、前記解析論理回路接
続抽出手段で抽出した論理回路接続情報より論理回路図
を発生する解析論理回路図発生手段とを含むことを特徴
とする論理回路図発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208445A JPH0492976A (ja) | 1990-08-06 | 1990-08-06 | 論理回路図発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208445A JPH0492976A (ja) | 1990-08-06 | 1990-08-06 | 論理回路図発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492976A true JPH0492976A (ja) | 1992-03-25 |
Family
ID=16556330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208445A Pending JPH0492976A (ja) | 1990-08-06 | 1990-08-06 | 論理回路図発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205573B1 (en) | 1997-10-22 | 2001-03-20 | Nec Corporation | Delay analysis result display device |
| JP2016115235A (ja) * | 2014-12-17 | 2016-06-23 | 株式会社東芝 | 回路設計装置及びプログラム |
-
1990
- 1990-08-06 JP JP2208445A patent/JPH0492976A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205573B1 (en) | 1997-10-22 | 2001-03-20 | Nec Corporation | Delay analysis result display device |
| JP2016115235A (ja) * | 2014-12-17 | 2016-06-23 | 株式会社東芝 | 回路設計装置及びプログラム |
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