JPH049342B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルデータの伝送、あるいは蓄
積などによつて生じた誤りを自動的に訂正する装
置に関し、特にブロツク伝送されたデータ列の同
期誤りによるずれを自動的に訂正する誤り制御装
置に関する。

以下、説明の便宜上、入力データ列が一列のデ
ータ伝送の場合について説明するが、同様の処理
はｎ列並列の場合でも実現できる。

データ伝送における誤りは、伝送路上の雑音に
よるものが多いことが認められている。従来、そ
のような雑音の影響からのがれるために、送信側
では情報ビツト列をいくつかのブロツクに区切
り、各ブロツクに対し、一定の規則でもつて、冗
長ビツト列を付加してから、伝送路上に送り出
し、受信側では、この送られてきたデータ列の前
記冗長性をもとにして、各ブロツクの誤りを検出
し訂正するという方式を採用している。

この冗長ビツト列を付加する方法として従来一
般によく知られ利用されているものに、巡回符号
を用いる方法がある。巡回符号についての詳細は
例えば、(株)昭晃堂から1973年に発行された刊行物
「符号理論」のP.190〜P.243に詳しく述べられて
いる。以下、この方法について例でもつて説明す
る。

例えば、情報ビツト系列を４ビツトごとに区切
り、各４ビツトの情報ビツト系列に３ビツトから
なる冗長ビツト系列を付加し、１ブロツクが７ビ
ツトから成るビツト系列に変換された系列を伝送
路上へ送り出す場合について述べる。この場合ま
ず多項式x⁷＋１を割り切る０または１のみを係数
とする多項式をあらかじめ定める。（ただし割算
は２を法として、つまり０＋０＝１＋１＝０、０
＋１＝１＋０＝１として行なう。） このような多項式は、生成多項式とよばれ、例
えばx³＋ｘ＋１がその一例である。この生成多項
式x³＋ｘ＋１を用いて、冗長ビツト系列は、次の
ように定められる。例えば情報ビツト系列1101に
対しては、このビツト系列に対応する多項式１・
x^7-1＋１・x^7-2＋０・x^7-3＋１・x^7-4＝x⁶＋x⁵＋
x³を生成多項式x³＋ｘ＋１で割つたときの剰余多
項式０・x²＋０・ｘ＋１の各係数ビツトに対応す
る系列001を冗長ビツト系列として付加するわけ
である。そして1101001なる系列が１ブロツクと
して、伝送路上に送り出される。このことから、
それぞれ７ビツトから成る各ブロツクに対応する
多項式は、伝送路上でビツト誤りが起らない限り
必ず生成多項式x³＋ｘ＋１で割り切れるように構
成されていることになり、受信側では各ブロツク
に対応する多項式を生成多項式で割りその剰余多
項式の係数ビツトがすべて０であるか否かを調べ
ることによつて誤りのない許容できる系列である
か否かを判定している。

そして、誤りがあると判定した場合には、その
剰余多項式の各係数ビツトをもとにして、受信デ
ータビツト中の誤りビツトの訂正を行なつてい
る。しかしながら、このままでは、たとえば、前
記1101001なる系列を巡回シフトした系列
1110100、0111010、0011101、1001110、0100111、
1010011は、それぞれ情報ビツト列1110、0111、
0011、1001、0100、1010を上記方法でもつて７ビ
ツトの系列へ変換したものとなつている。従つ
て、データ送信中に、ビツトが失なわれたり追加
されたりして、例えば１ビツト分だけ各ブロツク
の区切りがずれてしまつた場合、つまり１ビツト
分だけ同期はずれを起した場合、その同期はずれ
を起した各７ビツトの系列は、1/2の確率でもつ
てまた２ビツト、３ビツト、４ビツト、５ビツ
ト、６ビツト分だけ同期がはずれた場合には、そ
れぞれ1/2²、1/2³、1/2³、1/2²、1/2の確率でも
つて、誤つているにもかかわらず、正しい許容で
きる系列として受け取られる。そして、その受け
取つた系列から間違つた情報ビツト系列へ変換さ
れて受け取られることになる。

そのため、従来、巡回符号を送る場合には、そ
のままの形でなく、各ブロツクの前もつて定めら
れたいくつかの特定番目のビツトを反転してから
伝送路上へ送り出し、受信側ではこの送られてき
たデータ列の前記特定番目のビツトを再度反転し
て、もとの巡回符号に戻してから、誤りの検出・
訂正を行なつている。

この場合には同期はずれを起しても正しい許容
できる系列となる確率は極めて小さくなるという
ことが知られており、このことから数ブロツク間
連続して、許容できない系列であると判定された
時には、単なるビツト誤りでなく同期はずれによ
る誤りが生じていると判定している。そして同期
はずれと判定したあとは、各ブロツクの区切りを
１ビツトずらし、新しいブロツクに対応する多項
式を生成多項式で割つたときの剰余多項式の係数
ビツトがすべて０であつたら、同期が回復したと
みなし、０でなかつたらさらに各ブロツクの区切
りをもう１ビツトずらし、同様の検査を行ない、
同期が回復したか否かを判定している。同様の操
作は、同期が回復されるまで続行され、同期が回
復されたとみなされた時点から、通常のビツト誤
り検出・訂正の動作に復帰するように構成されて
いる。

しかしながら、このような従来の方式に於ては
同期はずれと判定してから、前記特定番目のビツ
トの誤反転の影響を取り除くために、少なくとも
１ブロツク長（１ブロツクに含まれるビツト数）
分を要し、従つて同期回復に要するビツト数が１
ブロツク長分のビツト数以上となり、同期回復時
間が長いという欠点を有していた。

本発明の目的は、上述の同期回復に要するビツ
ト数が、１ブロツク長をＮとしたとき、高々（Ｎ
−１）となるような、従つて、同期回復時間がよ
り小さくなるような同期誤り制御装置を提供する
ことにある。

本発明によれば、このような同期誤り制御装置
は、冗長ビツト列が付加され、さらにあらかじめ
定められた特定番目のビツトが反転されてなるビ
ツト列を受信して、ビツト誤り並びに同期誤りを
訂正する装置において、該受信ビツト列を格納す
るバツフアレジスタと該バツフアレジスタから読
み出されるビツト列を後述する同期はずれ検出信
号の有無によつてゲートするゲート回路と、該ゲ
ート回路から供給されるビツト列および前記バツ
フアレジスタへ供給されるビツト列を入力とする
符号多項式割算回路と、前記バツフアレジスタか
ら読み出されるビツト列を同期はずれ状態に対応
して、前記符号多項式割算回路へ入力する手段
と、同期を確立する過程において、前記符号多項
式割算回路の剰余ビツトパターンを前記バツフア
レジスタから読み出されたビツト列の変化に対応
して修正する手段と、該剰余ビツトパターン又は
該修正された剰余ビツトパターンが、あらかじめ
定められたビツトパターンであるか否かを判定
し、該判定結果に応じて前記同期はずれ状態か否
かを検出する手段と、前記符号多項式演算回路か
ら出力されるビツトパターンと前記あらかじめ定
められたビツトパターンとに依存して、前記バツ
フアレジスタから読み出されるビツト列のビツト
誤りを訂正すると共に前記バツフアレジスタから
読み出される該ビツト列の前記あらかじめ定めら
れた特定番目のビツトを反転して出力する手段と
を構成要素としてもつことを特徴とする誤り制御
装置として実現される。更にまた、本発明による
同期誤り制御装置は、冗長ビツト列が付加され、
さらに該冗長ビツト列のあらかじめ定められた特
定番目のビツトが反転されてなるビツト列を受信
してビツト誤り並びに同期誤りを訂正する装置に
おいて、該受信ビツト列を格納するバツフアレジ
スタと、該バツフアレジスタから読み出されるビ
ツト列を後述する同期はずれ検出信号の有無によ
つてゲートするゲート回路と、該ゲート回路から
供給されるビツト列および前記バツフアレジスタ
へ供給されるビツト列を入力とする符号多項式割
算回路と、前記バツフアレジスタから読み出され
るビツト列を同期はずれ状態に対応して、前記符
号多項式割算回路へ入力する手段と、同期を確立
する過程において、前記符号多項式割算回路の剰
余ビツトパターンを前記バツフアレジスタから読
み出されたビツト列の変化に対応して修正する手
段と、該剰余ビツトパターン又は該修正された剰
余ビツトパターンがあらかじめ定められたビツト
パターンであるか否かを判定し、該判定結果に応
じて前記同期はずれ状態か否かを検出する手段
と、前記符号多項式割算回路から出力されるビツ
トパターンと前記あらかじめ定められたビツトパ
ターンとに依存して、前記バツフアレジスタから
読み出されるビツト列のビツト誤りを訂正して出
力する手段とを構成要素としてもつことを特徴と
する誤り制御装置として実現される。

次に本発明による誤り制御装置について実施例
を示し、図面を参照して詳細に説明する。

第１図は、本発明の一実施例を示すブロツク図
である。第１図において、１ブロツクＮビツトか
ら成る受信ビツト列が、複数ブロツク連続して、
バツフアレジスタ２および符号多項式割算回路３
へ供給される。この受信ビツト列は、前述した様
に前もつて定められた特定番目のビツトが反転さ
れたままの系列である。

なお、各制御パルスの説明は、第４図および第
５図を用いて後述するが、受信ビツト列に同期し
たマスタークロツクMCLK、並びにブロツク長
Ｎにあわせた周期Ｎの制御パルスWCLK、およ
び、前記あらかじめ定められた特定番目のビツト
位置にあわせた制御パルスSCLKが少なくとも用
意されているものとする。これらの制御パルスは
第１図の参照数字４で示された制御パルス生成回
路において生成される。

さて、第１図において、ゲート回路５は、前記
バツフアレジスタ２から読み出された１ブロツク
長分前の受信ビツトを前記符号多項式割算回路３
へ送り込むか否かを制御するゲート回路であり、
そのための制御信号が、ライン６を介して供給さ
れる。つまり、ライン６を介して供給される制御
信号は、ブロツク同期がはずれているときには、
１ブロツク長分前の該受信ビツトを、前記符号多
項式割算回路へ送り込み、そうでないときには、
ライン７をロー（Low）レベル状態にする信号
である。ゲート回路５は、例えばアンド（AND）
回路で構成できる。

ここで、同期はずれが起つていないものとしよ
う。このとき、ライン７からは入力がないものと
考えることができるので、このラインの存在は無
視できる。

そして符号多項式割算回路３は、一ブロツク分
のデータビツトa₁′、a₂′、…、a_N′を受け取つた時
点で、このデータビツトに対応する受信符号多項
式Ａ（ｘ）＝a₁′x^N-1＋a₂′x^N-2＋…a_N′をあらかじめ
定められた生成多項式ｇ（ｘ）で割つた時の剰余
多項式ｒ（ｘ）の各係数ビツトを、該符号多項式
割算回路内のレジスタに格納している。

第２図に、符号長Ｎ＝７、生成多項式ｇ（ｘ）＝
x³＋ｘ＋１の場合の符号多項式割算回路の構成例
を示す。第２図に於て、２−１，２−２，２−３
は排他的論理和回路で、Ｒ０，Ｒ１，Ｒ２は１ビ
ツトのレジスタである。今の場合、ライン７から
の入力はないとしているので、ライン１からの入
力が直接排他的論理和回路２−２へ入力されると
考えてよい。レジスタＲ０，Ｒ１，Ｒ２には、１
ブロツク分つまり７ビツト分の受信ビツトを受け
取つた時点で前記剰余多項式r₀＋r₁x＋r₂x²の各
係数ビツトr₀、r₁、r₂がそれぞれ格納されている。
なお割算の実行は、前記マスタークロツク
MCLKに同期して行なわれるが、MCLKは図２
に於ては省略してある。

また、更に次のブロツクの受信ビツト列に対す
る割算を実行するときには、前記ブロツクの影響
を打ち消すために、ブロツクの先頭ビツトを処理
する直前に、第２図に示される制御パルス
WCLKを用いて、各レジスタをクリアしている。

なお、符号多項式割算回路３の動作並びに原理
については、前記刊行物の116頁に記載されてい
るので、ここでは説明を省略する。

ところであらかじめ定められた特定番目のビツ
トをi₁、i₂、…、i_s番目のビツトとし、反転多項
式Ｐ（ｘ）を Ｐ（ｘ）＝x^N-i1＋x^N-i2＋…x^N-isとすれば、前
記受信符号多項式Ａ（ｘ）を生成多項式ｇ（ｘ）で
割つたときの剰余多項式ｒ（ｘ）は、伝送路上で
ビツト誤りが生じない限り該反転多項式Ｐ（ｘ）
をｇ（ｘ）で割つたときの剰余多項式r￣（ｘ）に等
しい。なぜなら、前述したように、反転されたビ
ツトをもとにもどして得られる多項式｛Ａ（ｘ）−
Ｐ（ｘ）｝は、前記巡回符号そのものであり、従つ
て生成多項式ｇ（ｘ）で割り切れるように構成さ
れているからである。また一方、ブロツク同期が
正しくとれていない場合、前記多項式｛Ａ（ｘ）−
Ｐ（ｘ）｝を前記生成多項式ｇ（ｘ）で割り切れる
確率は、きわめて小さいということも日本国特
許、特公昭43−11006（このなかには同期誤り検出
についてのみ述べられており、訂正については触
れていない）において知られている。

従つて、前記剰余多項式ｒ（ｘ）とr￣（ｘ）とが、
等しくなかつた場合、同期誤りが生じているか、
伝送路誤りが生じているかのどちらかであると判
断することができる。

ビツト誤りが数ブロツクにわたつて起る確率は
小さいので、例えば、８ブロツクとも連続して前
記剰余多項式ｒ（ｘ）とr￣（ｘ）とが等しくなかつ
たら、その時点で、同期はずれ検出パルスを発生
させ、該パルスをライン６上に前記制御信号とし
て供給する。

この同期はずれ検出パルスは、同期はずれ検出
回路１１によつて得られる。この回路は、ビツト
パターン修正回路９と、同期はずれ検出パルスを
発生する回路１２より成る。ビツトパターン修正
回路９は符号多項式割算回路３より並列に出力さ
れるビツトパターンを、前記剰余多項式r￣（ｘ）の
係数ビツトパターンで修正する回路であつて、修
正されたビツトパターンは、１ブロツクの受信ビ
ツトが受信され終つた時点でみれば、前記剰余多
項式ｒ（ｘ）およびr￣（ｘ）間の差つまり（ｒ（ｘ）
−r￣（ｘ））の係数ビツトを与えるパターンである。

このような回路は上記符号多項式割算回路３か
ら並列に出力されるビツトパターン並びにr￣（ｘ）
の係数ビツトパターンの各対応するビツト毎の排
他的論理和をとる回路として実現できる。

従つて１ブロツクの受信ビツトが受信され終つ
た時点でビツトパターン修正回路９の出力ビツト
パターンが、すべて零のビツトパターンか否かで
もつて、同期が正しくとれているかあるいは同期
誤りもしくは伝送路エラーが生じているかを判定
できる。

回路１２は、非零のビツトパターンが、何ブロ
ツク分連続して続いたかをカウントし、あらかじ
め定められたカウント数を越えたら同期誤り検出
パルスを発生する回路であり、カウンタとビツト
パターン判定器とゲート回路で、容易に構成でき
ることは明らかである。

回路１２により発生した同期誤検出パルスは、
前記制御パルス発生器４へ送られ、該発生器４よ
り出力される各種制御信号を１ビツト分ずらせる
役割を果たす。

一方ビツト誤り検出パルス発生回路１０は、前
記修正回路９からの出力ビツトパターンを入力と
しており、該修正回路９と合わせてビツト誤りの
位置検出回路８を構成している。

前記１ブロツク分の受信ビツトを受信し終つた
時点で回路１０へ供給されるビツトパターンは、
前記多項式（ｒ（ｘ）−r￣（ｘ））の係数ビツトパタ
ーンであり、伝送路上に誤りがなく、同期誤りも
なければ、すべて零のビツトパターンとなるもの
である。そして、もしすべて零のビツトパターン
でなかつたならば、そのビツトパターンに応じた
誤り位置が回路１０で検出され、対応するビツト
が前記バツフアレジスタ２から出力されるのと同
期して誤り検出パルスが回路１０より出力され
る、ビツト反転器１３は排他的論理和回路により
構成されており、誤りビツトを前記誤り検出パル
スによつて反転すると共に、前記制御パルス発生
器４より出力される制御信号SCLKに従つて、前
記前もつて定められた特定番目のビツトをも再度
反転する回路である。

なおビツト誤り検出パルス発生回路１０の具体
的な構成法についてはすでに前記刊行物のP.219
や310あるいは、PP.254〜264に記されているの
で説明を省略する。

また、前記前もつて定められた特定番目のビツ
トがすべて冗長ビツトの場合には、ビツト反転器
１３において、わざわざ該特定番目のビツトを反
転する必要はない。なぜなら、受信端１４に於て
必要なのは情報ビツトのみであるからである。従
つて、前記前もつて定められた特定番目のビツト
がすべて冗長ビツトの場合には、前記制御信号
SCLKを入力させる必要はない。従つてその分だ
け回路１３および制御パルス発生器４の構成が簡
単となる。

次に、ライン６を介して前記同期はずれ検出パ
ルスが供給されたとき、同期回復動作がどのよう
にして行なわれるかについて述べる。まず、同期
はずれと判定されたとき、受信ビツト列のブロツ
クの区切りを１ビツトだけずらす必要があるが、
ライン６を介して供給された同期はずれ検出パル
スによつて、前記制御パルス発生器４内のカウン
タを制御することにより、ブロツク長Ｎに合わせ
た周期Ｎの制御パルスWCLKおよび、前記制御
パルスSCLKを１ビツト分だけ遅れて該発生器４
より出力させられることは、当業者には自明のこ
とである。

また、ブロツクの区切りを１ビツト分のみずら
したとき、前記符号多項式割算回路３のレジスタ
内には、新しいブロツクに対する剰余多項式の係
数ビツトが格納される必要がある。そのためには
古いブロツクの先頭ビツトの影響を打消し、新し
いブロツクの最後のビツトを取り入れる必要があ
る。

例えば、符号長Ｎ＝７、生成多項式ｇ（ｘ）＝x³
＋ｘ＋１とし、受信ビツト列として、a₁′、a₂′、
…a₇′を１ブロツクとして受け取り、同期はずれ
検出のためにa₂′、a₃′、…、a₈′を新しいブロツク
として考える場合について述べる。

受信ビツトa₇′を受け取つた時点で、前記符号
多項式割算回路３内には、a₁′x⁶＋a₂′x⁵＋…＋
a₇′を生成多項式ｇ（ｘ）＝x³＋ｘ＋１で割つたと
きの剰余多項式の係数ビツトが格納されている。

受信ビツトa₁′の影響を打消さないで、そのま
ま次のクロツクに進めば、前記符号多項式割算回
路３内には a₁′x⁷＋a₂′x⁶＋…＋a₇′x＋a₈′ を生成多項式ｇ（ｘ）で割つたときの剰余多項式
の係数ビツトが格納される。但し、前述したよう
に制御パルスWCLKは１ビツト分のみずれるの
で、前に述べたように、符号多項式割算回路３内
のレジスタはクリアされないで、そのまま次の受
信ビツトa₈′の処理に移る点に留意する必要があ
る。

従つて、受信ビツトa₁′の影響を除くためには
a₁′x⁷を生成多項式で割つたときの剰余つまり
a₁′を、受信ビツトa₈′を処理する時点で、前記符
号多項式割算回路３内に入力して差し引いてやれ
ばよい。そのために、第１図のライン７を介し
て、ゲート回路５を通り抜けてきた古いブロツク
の先頭ビツトが、前記符号多項式割算回路内へ入
力される。より具体的には、第２図に示す通り、
ライン７を介してきた古いブロツクの先頭ビツト
a₁′の分だけ差し引かれるように、排他的論理和
回路２−１が設けられている。

なお、一般に符号長Ｎとしては、色々考えられ
上述のようにa₁′x^N（Ｎ＝７）が生成多項式ｇ（ｘ）
で割り切れるようになつているとは限らない。例
えば上述の例で、Ｎ＝６とした場合、受信ビツト
a₁′の影響を取り除くためには、a₁′x⁶を生成多項
式ｇ（ｘ）＝x³＋ｘ＋１で割つたときの剰余多項式
a₁′x²＋a₁′の係数ビツト（a₁′、０、a₁′）を、次の
受信ビツトa₇′を処理する時点で、前記符号多項
式割算回路３内に入力し差し引いてやる必要があ
る。

第３図は、上記符号長Ｎ＝６の場合の符号多項
式割算回路３の具体的な構成例である。第３図に
於て、３−１〜３−４は排他的論理和回路、Ｒ０
〜Ｒ２は１ビツトのレジスタである。ライン７を
介してきた古いブロツクの先頭ビツトa₁′の分が
レジスタＲ０およびＲ２へ差し引かれて入力され
るように、ライン７は排他的論理和回路３−１お
よび３−４に接続しており、前述したように
a₁′x²＋a₁′の係数ビツト（a₁′、０、a₁′）が、次の
受信ビツトa₇′を処理する時点で、差し引かれて
入力されるような構成となつている。

従つて、本発明に従えば同期はずれ状態を検出
したとき、１ビツトずつずらしながら新しい各ブ
ロツクに対する剰余多項式の各係数を調べること
により同期状態か否かを調べて行くことができ
る。

前述の同期はずれ検出パルス発生回路１２には
誤りブロツクが連続して続かないと、つまり一回
でも、誤りブロツクなしと判定したら同期誤り検
出パルスは発生しないので、その時点で、同期は
ロツクされ、上記同期はずれ検出パルス発生回路
１２内にある連続した誤りブロツク数をカウント
するカウンタはクリアされるように構成されてい
る。

一方、伝送路上にビツト誤りが生じたときには
ビツト誤りの影響が、前記符号多項式割算回路３
のレジスタ内にずつと残ることになる。そこで、
１ブロツク分ずらしても同期が回復しないときに
は、一たん上記連続した誤りブロツク数をカウン
トするカウンタはクリアされるように構成されて
いるものとする。このとき、クリアされた時点
で、同期誤り検出パルスは発生されず、従つてま
た同期がロツクされることにより、前記制御信号
WCLKでもつて前記符号多項式割算回路３内の
レジスタは前述したようにクリアされ、あらたに
最初からＮビツト分の割算を実行し直すことにな
る。従つてビツト誤りの影響はとり除かれること
になる。

しかし、ビツト誤りが多数ブロツクにわたつて
起る確率は極めて低いと考えられるので、このよ
うな操作を何回も行なう確率もまた極めて低いと
考えられる。更に、同期回復モードの時点とビツ
ト誤り発生の時点とが重なることも確率的には低
いと考えられる。従つて同期回復に要するビツト
数も殆んどの場合高々（Ｎ−１）であると考える
ことができる。

なお、上記説明においては、符号長７の巡回符
号を主に例にとつて説明したが、他の符号長をも
つ符号についても、また巡回符号の先頭の数ビツ
トを０に固定して、送信しないようにすることに
よつて全体の符号長を短かくした短縮巡回符号に
ついても、本発明が有効であることは明らかであ
り、本発明の範囲内に含まれる。

更に、上記実施例に於ては、符号長Ｎのブロツ
クがすき間なく連続して受信される場合を例にし
て説明したが、各ブロツク間にいくつかのダミー
ビツトがはさまつた形で受信される場合にも適用
できることは言うまでもない。

以上の説明により明らかなように本発明によれ
ば、簡単な構成によつて、自己同期回復に要する
ビツト数を高々１ブロツク長を越えない程度の値
にすることができこれにより、同期はずれによる
回復時間が極めて縮少され、誤り制御の性能向上
に対して得られる効果は大きい。

【図面の簡単な説明】

第１図は本発明による実施例の構成例を示すブ
ロツク図、第２図および第３図は第１図に於る符
号多項式割算回路の更に具体的な１例を示す図で
ある。 図において、１は入力ライン、２はバツフアレ
ジスタ、３は符号多項式割算回路、４は制御パル
ス発生器、５はゲート回路、６は同期はずれ検出
パルスを選ぶライン、７は前記バツフアレジスタ
の出力ビツトをゲート回路５でゲートして得たビ
ツトを選ぶライン、８はビツト誤り位置検出回
路、９はビツトパターン修正回路、１０はビツト
誤り検出パルス発生回路、１１は同期はずれ検出
回路、１２は同期はずれ検出パルス発生回路、１
３はビツト反転器、１４は受信端、２−１，２−
２，２−３，３−１，３−２，３−３および３−
４は排他的論理和回路、Ｒ０，Ｒ１およびＲ２は
１ビツトのレジスタである。

Claims (1)

1. 【特許請求の範囲】 １ 冗長ビツト列が付加され、さらにあらかじめ
   定められた特定番目のビツトが反転されてなるビ
   ツト列を受信して、ビツト誤り並びに同期誤りを
   訂正する装置において、該受信ビツト列を格納す
   るバツフアレジスタと、該バツフアレジスタへ供
   給されるビツト列を入力とする符号多項式割算回
   路と前記バツフアレジスタから読み出されるビツ
   ト列を同期はずれ状態に対応して、前記符号多項
   式割算回路へ入力する手段と、同期を確立する過
   程において、前記符号多項式割算回路の剰余ビツ
   トパターンを前記バツフアレジスタから読み出さ
   れたビツト列の変化に対応して修正する手段と、
   該剰余ビツトパターン又は該修正された剰余ビツ
   トパターンが、あらかじめ定められたビツトパタ
   ーンであるか否かを判定し、該判定結果に応じて
   前記同期はずれ状態か否かを検出する手段と、前
   記符号多項式割算回路から出力されるビツトパタ
   ーンと前記あらかじめ定められたビツトパターン
   とに依存して、前記バツフアレジスタから読み出
   されるビツト列のビツト誤りを訂正すると共に、
   前記バツフアレジスタから読み出される該ビツト
   列の前記あらかじめ定められた特定番目のビツト
   を反転して出力する手段とを構成要素としてもつ
   ことを特徴とする誤り制御装置。 ２ 冗長ビツト列が付加され、さらに該冗長ビツ
   ト列のあらかじめ定められた特定番目のビツトが
   反転されてなるビツト列を受信して、ビツト誤り
   並びに同期誤りを訂正する装置において、該受信
   ビツト列を格納するバツフアレジスタと、該バツ
   フアレジスタへ供給されるビツト列を入力とする
   符号多項式割算回路と前記バツフアレジスタから
   読み出されるビツト列を同期はずれ状態に対応し
   て、前記符号多項式割算回路へ入力する手段と、
   同期を確立する過程において、前記符号多項式割
   算回路の剰余ビツトパターンを、前記バツフアレ
   ジスタから読み出されたビツト列の変化に対応し
   て修正する手段と、該剰余ビツトパターン又は該
   修正された剰余ビツトパターンが、あらかじめ定
   められたビツトパターンであるか否かを判定し、
   該判定結果に応じて前記同期はずれ状態か否かを
   検出する手段と、前記符号多項式割算回路から出
   力されるビツトパターンと前記あらかじめ定めら
   れたビツトパターンとに依存して、前記バツフア
   レジスタから読み出されるビツト列のビツト誤り
   を訂正して出力する手段とを構成要素としてもつ
   ことを特徴とする誤り制御装置。