JPH01274248A - 符号同期回路 - Google Patents
符号同期回路Info
- Publication number
- JPH01274248A JPH01274248A JP63105232A JP10523288A JPH01274248A JP H01274248 A JPH01274248 A JP H01274248A JP 63105232 A JP63105232 A JP 63105232A JP 10523288 A JP10523288 A JP 10523288A JP H01274248 A JPH01274248 A JP H01274248A
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- Japan
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- circuit
- arithmetic
- result
- code
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- Pending
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- 208000011580 syndromic disease Diseases 0.000 claims abstract description 19
- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は符号同期回路に関し、特にブロック符号の誤り
訂正復号化回路における符号同期回路に関する。
訂正復号化回路における符号同期回路に関する。
ブロック符号化したデータ信号の誤り訂正復号化回路は
、入力したデータ信号の各符号語ごとにシンドロームを
計算し、その符号語中のデータビットの誤りをシンドロ
ームに基づいて訂正する。
、入力したデータ信号の各符号語ごとにシンドロームを
計算し、その符号語中のデータビットの誤りをシンドロ
ームに基づいて訂正する。
シンドロームは、符号語の各ビットを係数とする多項式
を生成多項式で割った剰余の多項式の係数であり、その
符号語に誤りがなければ０になる。
を生成多項式で割った剰余の多項式の係数であり、その
符号語に誤りがなければ０になる。
情報ビット数に、符号長ｎのブロック符号の場合、シン
ドローム演算器は帰還絡付の（ｎ −ｋ）段のシフトレ
ジスタで構成され、帰還路は生成多項式によって決定さ
れる。シフトレジスタをクリアした後１符号語の全ビッ
トを１ビットずつシフトレジスタに読込ませたとき、シ
フトレジスタの状態（内部状態）からシンドロームが得
られる。
ドローム演算器は帰還絡付の（ｎ −ｋ）段のシフトレ
ジスタで構成され、帰還路は生成多項式によって決定さ
れる。シフトレジスタをクリアした後１符号語の全ビッ
トを１ビットずつシフトレジスタに読込ませたとき、シ
フトレジスタの状態（内部状態）からシンドロームが得
られる。
かかる誤り訂正復号化回路は、入力するデータ信号に符
号同期して正しいタイミングでシンドローム演算器のシ
フトレジスタをクリア（初期化）する必要がある。この
符号同期を行う従来の符号同期回路は、以下述べるよう
にして、符号同期を行っていた。
号同期して正しいタイミングでシンドローム演算器のシ
フトレジスタをクリア（初期化）する必要がある。この
符号同期を行う従来の符号同期回路は、以下述べるよう
にして、符号同期を行っていた。
まず任意のタイミングでシンドローム演算器を初期化し
、続いて、入力データ信号をｎビット読込ませる。この
ｎビットに誤りはないものとして、符号同期がとれてい
れば出力するシンドロームは０となる。シンドロームが
０でなければ、前回読込んだｎビットから１ビットおい
てシンドローム演算器を初期化し、続いてｎビットを読
込ませる。
、続いて、入力データ信号をｎビット読込ませる。この
ｎビットに誤りはないものとして、符号同期がとれてい
れば出力するシンドロームは０となる。シンドロームが
０でなければ、前回読込んだｎビットから１ビットおい
てシンドローム演算器を初期化し、続いてｎビットを読
込ませる。
このような試行を最大（ｎ−１）回行えば、必ず符号同
期がとれる。データ信号のクロック周期をＴとすれば、
１回の試行にＴ （ｎ＋１）の時間を要するので、符号
同期の（最長）引込み時間はＴ （ｎ＋１）（ｎ−１）
＃Ｔｎ２となる。
期がとれる。データ信号のクロック周期をＴとすれば、
１回の試行にＴ （ｎ＋１）の時間を要するので、符号
同期の（最長）引込み時間はＴ （ｎ＋１）（ｎ−１）
＃Ｔｎ２となる。
上述した従来の符号同期回路は、符号同期の引込み時間
が符号長の２乗に比例するので、符号長が長くなるにつ
れて引込み時間が急速に長くなる欠点がある。
が符号長の２乗に比例するので、符号長が長くなるにつ
れて引込み時間が急速に長くなる欠点がある。
本発明の目的は、符号長が長くなっても同期引込み時間
がそれほど急速には長くならない符号同期回路を提供す
ることにある。
がそれほど急速には長くならない符号同期回路を提供す
ることにある。
本発明の符号同期回路は、ブロック符号化したデータ信
号を１ビットずつ読込むごとに内部状態を変え新しい内
部状態に対応する演算結果を出力しあらかじめ前記内部
状態を初期化した後前記データ信号の１符号語の全ビッ
トを読込んだとき前記演算結果がシンドロームとなる演
算器と、前記演算結果を前記符号語の長さ遅延させる遅
延回路と、この遅延回路で遅延させる前の前記演算結果
及び遅延させた後の前記演算結果の一致・不一致を判定
する判定回路と、この判定回路の判定結果が一致である
とき前記演算器の前記内部状態を初期化する手段とを備
えている。
号を１ビットずつ読込むごとに内部状態を変え新しい内
部状態に対応する演算結果を出力しあらかじめ前記内部
状態を初期化した後前記データ信号の１符号語の全ビッ
トを読込んだとき前記演算結果がシンドロームとなる演
算器と、前記演算結果を前記符号語の長さ遅延させる遅
延回路と、この遅延回路で遅延させる前の前記演算結果
及び遅延させた後の前記演算結果の一致・不一致を判定
する判定回路と、この判定回路の判定結果が一致である
とき前記演算器の前記内部状態を初期化する手段とを備
えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す実施例は、リセット信号１５及びデータ信
号１１を入力する演算回路１と、演算回路１の出力した
演算結果１２を入力する遅延回路２と、演算結果１２及
び遅延回路２の出力信号を入力する判定回路３と、判定
回路３の判定結果１３を入力するＮＯＴ回路４と、ＮＯ
Ｔ回路４の出力信号を入力するカウンタ５と、カウンタ
５の出力したキャリー１４又は判定結果１３のいずれか
一方を選択しリセット信号１５として出力するセレクタ
６とを備えて構成されている。
号１１を入力する演算回路１と、演算回路１の出力した
演算結果１２を入力する遅延回路２と、演算結果１２及
び遅延回路２の出力信号を入力する判定回路３と、判定
回路３の判定結果１３を入力するＮＯＴ回路４と、ＮＯ
Ｔ回路４の出力信号を入力するカウンタ５と、カウンタ
５の出力したキャリー１４又は判定結果１３のいずれか
一方を選択しリセット信号１５として出力するセレクタ
６とを備えて構成されている。
データ信号１１はブロック符号化したビット列であり、
ブロック符号の符号長をｎ、生成多項式をｇ （ｘ）で
あるとする。演算回路１は、リセット信号１５が“１”
になることによって内部状態が初期化されることを除い
ては、従来のシンドローム演算器と同じ回路である。デ
ータ信号１１のクロック周期をＴとすると、遅延回路２
の遅延時間はｎＴである。判定回路３は、判定結果が一
致であるとき判定結果１３を“１″にし、不一致である
とき“０”にする。カウンタ４は（ｎ−１）進カウンタ
であり、′１”が（ｎ−１）凹入力するごとにキャリー
１４を“１”にする。
ブロック符号の符号長をｎ、生成多項式をｇ （ｘ）で
あるとする。演算回路１は、リセット信号１５が“１”
になることによって内部状態が初期化されることを除い
ては、従来のシンドローム演算器と同じ回路である。デ
ータ信号１１のクロック周期をＴとすると、遅延回路２
の遅延時間はｎＴである。判定回路３は、判定結果が一
致であるとき判定結果１３を“１″にし、不一致である
とき“０”にする。カウンタ４は（ｎ−１）進カウンタ
であり、′１”が（ｎ−１）凹入力するごとにキャリー
１４を“１”にする。
起動後の同期引込み期間中、セレクタ６に判定結果１３
を選択出力させる。演算回路１は、データ信号１１を１
ビット読込むごとにシンドローム相当の演算結果１２を
出力する。演算回路１が起動後ｎビットを読込むと、遅
延回路２は１符号長（＝ ｎ Ｔ）遅延した演算結果１
２を出力する。このときまで、判定回路３の２人力は（
きわめて高い確率で）一致せず、判定結果１３は“０”
となり、演算回路１は初期化されない。この後も、演算
回路ｌが１符号語の最後のビットを読込むまで、（同様
にきわめて高い確率で）演算回路１は初期化されない。
を選択出力させる。演算回路１は、データ信号１１を１
ビット読込むごとにシンドローム相当の演算結果１２を
出力する。演算回路１が起動後ｎビットを読込むと、遅
延回路２は１符号長（＝ ｎ Ｔ）遅延した演算結果１
２を出力する。このときまで、判定回路３の２人力は（
きわめて高い確率で）一致せず、判定結果１３は“０”
となり、演算回路１は初期化されない。この後も、演算
回路ｌが１符号語の最後のビットを読込むまで、（同様
にきわめて高い確率で）演算回路１は初期化されない。
演算回路１が起動後ｎビットを読込み、更に１符号語の
最後のビットを読込んだとき（この時刻なｔとする）か
らｎＴ以前のとき、すなわち、時刻（ｔ −ｎ Ｔ）に
おいて、演算結果１２の各ビットを係数とする多項式を
ａ （ｘ）と表す。時刻（ｔ−ｎｔ）から時刻ｔまでに
読込んだ符号語の各ビット（この各ビットに誤りはない
ものとする）を係数とする多項式をｍ（ｘ）とすれば、
演算回路ｌは時刻（ｔ−ｎＴ）において初期化された後
時刻ｔまでに多項式ｍ（ｘ）十ｘ’ａ（ｘ）に相当する
各ビットを読込んだのと等価である。したがって、時刻
ｔにおける演算結果１２は、多項式ｍ（ｘ）＋ｘ’ａ（
ｘ）を生成多項式ｇ （ｘ）で割った剰余になっている
。ところが、（ｘ”＋１）は生成多項式ｇ （ｘ）で割
切れること（及び多項式ｍ（ｘ）が生成多項式ｇ（ｘ）
で割切れること）から、剰余はａ（Ｘ）になる。その結
果、時刻上において判定回路３０２人力が一致し、判定
結果１３及びリセット信号１５が“１”となり、演算回
路１は初期化される。このことは、演算回路１が正しく
符号同期したことを意味する。
最後のビットを読込んだとき（この時刻なｔとする）か
らｎＴ以前のとき、すなわち、時刻（ｔ −ｎ Ｔ）に
おいて、演算結果１２の各ビットを係数とする多項式を
ａ （ｘ）と表す。時刻（ｔ−ｎｔ）から時刻ｔまでに
読込んだ符号語の各ビット（この各ビットに誤りはない
ものとする）を係数とする多項式をｍ（ｘ）とすれば、
演算回路ｌは時刻（ｔ−ｎＴ）において初期化された後
時刻ｔまでに多項式ｍ（ｘ）十ｘ’ａ（ｘ）に相当する
各ビットを読込んだのと等価である。したがって、時刻
ｔにおける演算結果１２は、多項式ｍ（ｘ）＋ｘ’ａ（
ｘ）を生成多項式ｇ （ｘ）で割った剰余になっている
。ところが、（ｘ”＋１）は生成多項式ｇ （ｘ）で割
切れること（及び多項式ｍ（ｘ）が生成多項式ｇ（ｘ）
で割切れること）から、剰余はａ（Ｘ）になる。その結
果、時刻上において判定回路３０２人力が一致し、判定
結果１３及びリセット信号１５が“１”となり、演算回
路１は初期化される。このことは、演算回路１が正しく
符号同期したことを意味する。
符号同期がとれたと判断できれば、セレクタ５にキャリ
ー１４を選択出力させる。符号同期がとれて演算回路ｌ
が初期化された後、演算回路１が次の１符号語を全ビッ
ト読込むまで演算結果１２と遅延回路２の出力信号とは
一致しないと見做せるから、判定結果１３は０”となり
、カウンタ５はＮＯＴ回路４が出力する“１”を（ｎ−
１）凹入力してキャリー１４を“１”にする。このとき
、演算回路１は１符号語の最後のビットを読込んでおり
、演算回路１は演算結果１２としてシンドロームを出力
し初期化される。以後ｎＴごとに演算回路１はシンドロ
ームを出力し初期化される。
ー１４を選択出力させる。符号同期がとれて演算回路ｌ
が初期化された後、演算回路１が次の１符号語を全ビッ
ト読込むまで演算結果１２と遅延回路２の出力信号とは
一致しないと見做せるから、判定結果１３は０”となり
、カウンタ５はＮＯＴ回路４が出力する“１”を（ｎ−
１）凹入力してキャリー１４を“１”にする。このとき
、演算回路１は１符号語の最後のビットを読込んでおり
、演算回路１は演算結果１２としてシンドロームを出力
し初期化される。以後ｎＴごとに演算回路１はシンドロ
ームを出力し初期化される。
演算回路１が起動後にまずｎビットを読込み、更に１符
号語の最後のビットを読込むまでの最長時間はＴ （２
ｎ−１）＃２Ｔｎであり、この時間が第１図に示す実施
例の（最長）同期引込み時間である。
号語の最後のビットを読込むまでの最長時間はＴ （２
ｎ−１）＃２Ｔｎであり、この時間が第１図に示す実施
例の（最長）同期引込み時間である。
以上説明したように本発明は、初期化の制御を可能にし
たシンドローム演算器である演算器の演算出力及びこの
演算出力を１符号長遅延させた信号の両方が一致したと
き演算器を初期化することにより、同期引込み時間が符
号長に比例する符号同期回路を提供でき、符号長が長く
なっても同期引込み時間が急速には長くならないという
効果がある。
たシンドローム演算器である演算器の演算出力及びこの
演算出力を１符号長遅延させた信号の両方が一致したと
き演算器を初期化することにより、同期引込み時間が符
号長に比例する符号同期回路を提供でき、符号長が長く
なっても同期引込み時間が急速には長くならないという
効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・演算回路、２・・・・・・遅延回路、３
・・・・・・判定回路、４・・・・・・ＮＯＴ回路、５
・・・・・・カウンタ、６・・・・・・セレクタ。 代理人 弁理士 内 原 音 第１図
・・・・・・判定回路、４・・・・・・ＮＯＴ回路、５
・・・・・・カウンタ、６・・・・・・セレクタ。 代理人 弁理士 内 原 音 第１図
Claims (1)
- ブロック符号化したデータ信号を１ビットずつ読込むご
とに内部状態を変え新しい内部状態に対応する演算結果
を出力しあらかじめ前記内部状態を初期化した後前記デ
ータ信号の１符号語の全ビットを読込んだとき前記演算
結果がシンドロームとなる演算器と、前記演算結果を前
記符号語の長さ遅延させる遅延回路と、この遅延回路で
遅延させる前の前記演算結果及び遅延させた後の前記演
算結果の一致・不一致を判定する判定回路と、この判定
回路の判定結果が一致であるとき前記演算器の前記内部
状態を初期化する手段とを備えたことを特徴とする符号
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105232A JPH01274248A (ja) | 1988-04-26 | 1988-04-26 | 符号同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105232A JPH01274248A (ja) | 1988-04-26 | 1988-04-26 | 符号同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01274248A true JPH01274248A (ja) | 1989-11-02 |
Family
ID=14401910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63105232A Pending JPH01274248A (ja) | 1988-04-26 | 1988-04-26 | 符号同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01274248A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113506A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Synchronizing equipment for digital code transmission |
| JPS58137051A (ja) * | 1982-02-08 | 1983-08-15 | Nec Corp | 誤り制御装置 |
-
1988
- 1988-04-26 JP JP63105232A patent/JPH01274248A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113506A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Synchronizing equipment for digital code transmission |
| JPS58137051A (ja) * | 1982-02-08 | 1983-08-15 | Nec Corp | 誤り制御装置 |
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