JPH049344B2 - - Google Patents
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- Publication number
- JPH049344B2 JPH049344B2 JP60184944A JP18494485A JPH049344B2 JP H049344 B2 JPH049344 B2 JP H049344B2 JP 60184944 A JP60184944 A JP 60184944A JP 18494485 A JP18494485 A JP 18494485A JP H049344 B2 JPH049344 B2 JP H049344B2
- Authority
- JP
- Japan
- Prior art keywords
- debugging
- cpu
- ram
- rom
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マイクロコンピユータのプログラ
ム開発をサポートするためのデバツグ装置に関す
るもので、例えば開発を終了し、ROM化したプ
ログラムを再度デバツグする時や、新たにプログ
ラムを追加する時等に使用されるものである。
ム開発をサポートするためのデバツグ装置に関す
るもので、例えば開発を終了し、ROM化したプ
ログラムを再度デバツグする時や、新たにプログ
ラムを追加する時等に使用されるものである。
一般に、デバツグ装置において、デバツグの対
象としてのマイクロコンピユータとデバツグ用
CPUとは同一性能のものが使用される。このた
め、プログラムメモリとデータメモリとが同一空
間にあるマイクロコンピユータのデバツグ装置で
は、デバツグ用のCPUにメモリの転送命令を実
行させることにより、ROM化されたプログラム
メモリの内容をデバツグ装置内のRAMにデータ
転送している。しかし、このような方式では、ア
ドレスの設定、メモリからの読み出しあるいは書
き込み等、ソフトウエア的に転送を行なうため、
ソフトウエアに大きな負担がかかるだけでなく、
転送に要する時間も長くなる欠点がある。
象としてのマイクロコンピユータとデバツグ用
CPUとは同一性能のものが使用される。このた
め、プログラムメモリとデータメモリとが同一空
間にあるマイクロコンピユータのデバツグ装置で
は、デバツグ用のCPUにメモリの転送命令を実
行させることにより、ROM化されたプログラム
メモリの内容をデバツグ装置内のRAMにデータ
転送している。しかし、このような方式では、ア
ドレスの設定、メモリからの読み出しあるいは書
き込み等、ソフトウエア的に転送を行なうため、
ソフトウエアに大きな負担がかかるだけでなく、
転送に要する時間も長くなる欠点がある。
また、シングルチツプマイクロコンピユータな
どのように、プログラムメモリとデータメモリと
が同一空間にないマイクロコンピユータのデバツ
グ装置では、ユーザシステム上にあるROM化さ
れたプログラムの内容は、デバツグ用CPUがプ
ログラムをフエツチするだけで、プログラムの内
容をデータとして読み出せないものが多く、ユー
ザシステム上にあるROM化されたプログラムは
デバツグ装置には転送できなかつた。
どのように、プログラムメモリとデータメモリと
が同一空間にないマイクロコンピユータのデバツ
グ装置では、ユーザシステム上にあるROM化さ
れたプログラムの内容は、デバツグ用CPUがプ
ログラムをフエツチするだけで、プログラムの内
容をデータとして読み出せないものが多く、ユー
ザシステム上にあるROM化されたプログラムは
デバツグ装置には転送できなかつた。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、ソフトウエア
に負担をかけることなく高速にROM化されたプ
ログラムメモリの内容をデバツグ装置内のRAM
にデータ転送でき、且つプログラムメモリとデー
タメモリとが同一空間に存在しないシステムから
もROM化されたプログラムを読み出すことがで
きるすぐれたデバツグ装置を提供することであ
る。
もので、その目的とするところは、ソフトウエア
に負担をかけることなく高速にROM化されたプ
ログラムメモリの内容をデバツグ装置内のRAM
にデータ転送でき、且つプログラムメモリとデー
タメモリとが同一空間に存在しないシステムから
もROM化されたプログラムを読み出すことがで
きるすぐれたデバツグ装置を提供することであ
る。
すなわち、この発明においては、上記の目的を
達成するために、ターゲツトシステム上にある
ROM化されたプログラムの内容をデバツグ装置
に転送する際、デバツグ用のCPUによりターゲ
ツトシステム上にあるプログラムをオペレーシヨ
ンコードとしてフエツチし、これと同時にデバツ
グ装置にフエツチしたデータを転送する。この
時、デバツグ用CPUがフエツチしたデータに基
づく命令の実行を禁止せしめ、次の命令のフエツ
チ動作を行なうようにしている。
達成するために、ターゲツトシステム上にある
ROM化されたプログラムの内容をデバツグ装置
に転送する際、デバツグ用のCPUによりターゲ
ツトシステム上にあるプログラムをオペレーシヨ
ンコードとしてフエツチし、これと同時にデバツ
グ装置にフエツチしたデータを転送する。この
時、デバツグ用CPUがフエツチしたデータに基
づく命令の実行を禁止せしめ、次の命令のフエツ
チ動作を行なうようにしている。
以下、この発明の一実施例について図面を参照
して説明する。デバツグ用CPU１１のデータバ
ス１２1には、信号の転送方向を切換えるスイツ
チとして働くバツフア１３、およびバツフア１４
が接続される。上記バツフア１３には、データバ
ス１２2を介してRAM１６およびユーザシステム
のROM１７がそれぞれ接続される。また、上記
デバツグ用CPU１１のアドレスバス１５には、
RAM１６およびユーザシステムのROM１７が
接続される。上記デバツグ用CPU１１のリード
モード端子RDには、アンドゲード１８，１９の
一方の入力端、およびユーザシステムにおける
ROM１７のリードモード端子RDがそれぞれ接
続される。上記アンドゲート１８の他方の入力端
には、インバータ２０の出力端が接続される。こ
のインバータ２０の入力端および上記アンドゲー
ト１９の他方の入力端には、転送コントロール信
号TCが入力される転送コントロール信号入力端
子２１が接続される。また、上記デバツグ用
CPU１１のライトモード端子WRには、アンドゲ
ート２２の一方の入力端が接続され、このアンド
ゲート２２の他方の入力端には、上記インバータ
２０の出力端が接続される。上記アンドゲート２
２および１９の出力端にはそれぞれ、オアゲート
２３の入力端が接続される。このオアゲート２３
の出力端には、上記RAM１６のライトモード端
子WRが接続され、上記アンドゲート１８の出力
端には、リードモード端子RDが接続される。ま
た、上記アンドゲート１９の出力端には、上記バ
ツフア１３の制御入力端およびインバータ２４の
入力端がそれぞれ接続され、このインバータ２４
の出力端には上記バツフア１４の制御入力端が接
続される。そして、このバツフア１４には、
NOP（No−Operation）命令を出力するNOP命
令生成回路２５の出力が供給されるようにして成
る。
して説明する。デバツグ用CPU１１のデータバ
ス１２1には、信号の転送方向を切換えるスイツ
チとして働くバツフア１３、およびバツフア１４
が接続される。上記バツフア１３には、データバ
ス１２2を介してRAM１６およびユーザシステム
のROM１７がそれぞれ接続される。また、上記
デバツグ用CPU１１のアドレスバス１５には、
RAM１６およびユーザシステムのROM１７が
接続される。上記デバツグ用CPU１１のリード
モード端子RDには、アンドゲード１８，１９の
一方の入力端、およびユーザシステムにおける
ROM１７のリードモード端子RDがそれぞれ接
続される。上記アンドゲート１８の他方の入力端
には、インバータ２０の出力端が接続される。こ
のインバータ２０の入力端および上記アンドゲー
ト１９の他方の入力端には、転送コントロール信
号TCが入力される転送コントロール信号入力端
子２１が接続される。また、上記デバツグ用
CPU１１のライトモード端子WRには、アンドゲ
ート２２の一方の入力端が接続され、このアンド
ゲート２２の他方の入力端には、上記インバータ
２０の出力端が接続される。上記アンドゲート２
２および１９の出力端にはそれぞれ、オアゲート
２３の入力端が接続される。このオアゲート２３
の出力端には、上記RAM１６のライトモード端
子WRが接続され、上記アンドゲート１８の出力
端には、リードモード端子RDが接続される。ま
た、上記アンドゲート１９の出力端には、上記バ
ツフア１３の制御入力端およびインバータ２４の
入力端がそれぞれ接続され、このインバータ２４
の出力端には上記バツフア１４の制御入力端が接
続される。そして、このバツフア１４には、
NOP（No−Operation）命令を出力するNOP命
令生成回路２５の出力が供給されるようにして成
る。
次に、上記のような構成において動作を説明す
る。ユーザシステム上のROM化されたプログラ
ムデータ（ROM１７に書き込まれているデー
タ）をデバツグ装置に転送する場合、デバツグ用
CPU１１に転送開始アドレスからオペレーシヨ
ンコードをフエツチさせる。この時、デバツグ用
CPU１１は、オペレーシヨンコードをフエツチ
するアドレスをアドレスバス１５を介して転送元
であるユーザシステム上のROM１７および転送
先であるデバツグ装置内のRAM１６に供給す
る。これによつて、ROM１７とRAM１６の選
択されたアドレスがアクテイブ状態となる。次
に、オペレーシヨンコードをフエツチするため
に、デバツグ用CPU１１から出力されるリード
信号がアクテイブ状態（“Ｈ”レベル）となり、
これによつてROM１７の出力がアクテイブ状態
に設定される。この時、転送コントロール信号
TCがアクテイブ状態（“Ｈ”レベル）となつてい
ると、アンドゲート１９の出力が“Ｈ”レベル、
オアゲート２３の出力も“Ｈ”レベルとなり、
RAM１６が書き込みモードに設定される。この
時、上記アンドゲート１９の出力の“Ｈ”レベル
により、バツフア１４からNOP命令生成回路２
５のNOP命令のコードデータ（例えば“00”）が
オペレーシヨンコードとして上記デバツグ用
CPU１１にフエツチされる。また、バツフア１
３はインアクテイブ状態となつており、ROM化
されたプログラムデータは、データバス１２2を
介してRAM１６に転送されて書き込まれる。次
に、デバツグ用CPU１１は、次にフエツチする
アドレスをアドレスバス１５を介してROM１７
およびRAM１６に供給し、上述した動作を順次
繰り返す。転送コントロール信号TCを“Ｌ”レ
ベルに設定することにより、アンドゲート１８の
出力が“Ｈ”レベルとなつてRAM１６は読み出
しモードに設定される。この時、アンドゲート１
９の出力は“Ｌ”レベルであり、バツフア１３が
アクテイブ状態、バツフア１４はインアクテイブ
状態となつており、上記RAM１６に書き込まれ
たデータは、デバツグ用CPU１１から出力され
るアドレスに基づいて、データバス１２2、バツ
フア１３およびデータバス１２1を介してデバツ
グ用CPU１１に供給され、デバツグが行なわれ
る。
る。ユーザシステム上のROM化されたプログラ
ムデータ（ROM１７に書き込まれているデー
タ）をデバツグ装置に転送する場合、デバツグ用
CPU１１に転送開始アドレスからオペレーシヨ
ンコードをフエツチさせる。この時、デバツグ用
CPU１１は、オペレーシヨンコードをフエツチ
するアドレスをアドレスバス１５を介して転送元
であるユーザシステム上のROM１７および転送
先であるデバツグ装置内のRAM１６に供給す
る。これによつて、ROM１７とRAM１６の選
択されたアドレスがアクテイブ状態となる。次
に、オペレーシヨンコードをフエツチするため
に、デバツグ用CPU１１から出力されるリード
信号がアクテイブ状態（“Ｈ”レベル）となり、
これによつてROM１７の出力がアクテイブ状態
に設定される。この時、転送コントロール信号
TCがアクテイブ状態（“Ｈ”レベル）となつてい
ると、アンドゲート１９の出力が“Ｈ”レベル、
オアゲート２３の出力も“Ｈ”レベルとなり、
RAM１６が書き込みモードに設定される。この
時、上記アンドゲート１９の出力の“Ｈ”レベル
により、バツフア１４からNOP命令生成回路２
５のNOP命令のコードデータ（例えば“00”）が
オペレーシヨンコードとして上記デバツグ用
CPU１１にフエツチされる。また、バツフア１
３はインアクテイブ状態となつており、ROM化
されたプログラムデータは、データバス１２2を
介してRAM１６に転送されて書き込まれる。次
に、デバツグ用CPU１１は、次にフエツチする
アドレスをアドレスバス１５を介してROM１７
およびRAM１６に供給し、上述した動作を順次
繰り返す。転送コントロール信号TCを“Ｌ”レ
ベルに設定することにより、アンドゲート１８の
出力が“Ｈ”レベルとなつてRAM１６は読み出
しモードに設定される。この時、アンドゲート１
９の出力は“Ｌ”レベルであり、バツフア１３が
アクテイブ状態、バツフア１４はインアクテイブ
状態となつており、上記RAM１６に書き込まれ
たデータは、デバツグ用CPU１１から出力され
るアドレスに基づいて、データバス１２2、バツ
フア１３およびデータバス１２1を介してデバツ
グ用CPU１１に供給され、デバツグが行なわれ
る。
次に、デバツグ用CPU１１から出力されるラ
イト信号を“Ｈ”レベル（この時リード信号およ
び転送コントロール信号TCはそれぞれ“Ｌ”レ
ベル）に設定する。これによつて、アンドゲート
２２およびオアゲート２３の出力がそれぞれ
“Ｈ”レベルとなり、RAM１６は書き込みモー
ドに設定される。ここで、バツフア１３はアクテ
イブ状態であるので、デバツグ用CPU１１から
出力されるデータが、データバス１２1、バツフ
ア１３およびデータバス１２2をそれぞれ介して、
RAM１６に書き込まれる。なお、この時の
RAM１６のアドレスは、デバツグ用CPU１１か
らアドレスバス１５を介して供給される。
イト信号を“Ｈ”レベル（この時リード信号およ
び転送コントロール信号TCはそれぞれ“Ｌ”レ
ベル）に設定する。これによつて、アンドゲート
２２およびオアゲート２３の出力がそれぞれ
“Ｈ”レベルとなり、RAM１６は書き込みモー
ドに設定される。ここで、バツフア１３はアクテ
イブ状態であるので、デバツグ用CPU１１から
出力されるデータが、データバス１２1、バツフ
ア１３およびデータバス１２2をそれぞれ介して、
RAM１６に書き込まれる。なお、この時の
RAM１６のアドレスは、デバツグ用CPU１１か
らアドレスバス１５を介して供給される。
このような構成によれば、ユーザシステム上に
あるROM化されたプログラムをデバツグ装置に
転送する際、デバツグ用CPU１１はインストラ
クシヨンフエツチだけを行ない、実際にはNOP
命令を実行する。このため、このような制御を行
なうプログラムを簡単化できる。また、プログラ
ムによつてROMの内容をデバツグ装置内の
RAMに転送する場合に比べて数分の１の実行時
間で処理を終了できる。さらには、プログラムメ
モリとデータメモリとが同一空間上にないマイク
ロコンピユータであつても、ユーザシステム上の
ROM化されたプログラムの内容を容易にデバツ
グ装置内のRAMに転送できる。
あるROM化されたプログラムをデバツグ装置に
転送する際、デバツグ用CPU１１はインストラ
クシヨンフエツチだけを行ない、実際にはNOP
命令を実行する。このため、このような制御を行
なうプログラムを簡単化できる。また、プログラ
ムによつてROMの内容をデバツグ装置内の
RAMに転送する場合に比べて数分の１の実行時
間で処理を終了できる。さらには、プログラムメ
モリとデータメモリとが同一空間上にないマイク
ロコンピユータであつても、ユーザシステム上の
ROM化されたプログラムの内容を容易にデバツ
グ装置内のRAMに転送できる。
以上説明したようにこの発明によれば、ソフト
ウエアに負担をかけることなく高速にROM化さ
れたプログラムメモリの内容をデバツグ装置内の
RAMにデータ転送でき、且つプログラムメモリ
とデータメモリとが同一空間に存在しないシステ
ムからもROM化されたプログラムを読み出すこ
とができるすぐれたデバツグ装置が得られる。
ウエアに負担をかけることなく高速にROM化さ
れたプログラムメモリの内容をデバツグ装置内の
RAMにデータ転送でき、且つプログラムメモリ
とデータメモリとが同一空間に存在しないシステ
ムからもROM化されたプログラムを読み出すこ
とができるすぐれたデバツグ装置が得られる。
図面はこの発明の一実施例に係わるデバツグ装
置を示すブロツク図である。 １１……デバツグ用CPU、１３……バツフア
（切換手段）、１４……バツフア、１６……
RAM、１７……被測定システムのROM、２５
……NOP命令生成回路、TC……転送コントロー
ル信号。
置を示すブロツク図である。 １１……デバツグ用CPU、１３……バツフア
（切換手段）、１４……バツフア、１６……
RAM、１７……被測定システムのROM、２５
……NOP命令生成回路、TC……転送コントロー
ル信号。
Claims (1)
- １ マイクロコンピユータにおけるROM化され
たプログラムをデバツグするデバツグ装置におい
て、デバツグ用のCPUと、このデバツグ用CPU
から出力されるアドレス信号により被測定システ
ムのROMとともにアドレスが設定され、この
ROMのプログラムデータを記憶するRAMと、
上記被測定システムのROMと上記RAMあるい
は上記デバツグ用CPUと上記RAMとのデータの
授受を選択的に切換える切換手段と、上記デバツ
グ用CPUに命令の実行を禁止する信号を供給す
る命令実行禁止手段と、上記デバツグ用CPUか
ら出力されるリード信号、ライト信号および外部
からの転送コントロール信号とに基づいて上記被
測定システムのROM、RAM、切換手段および
命令実行禁止手段の制御を行なう論理手段とを具
備し、上記デバツグ用CPUからリード信号が出
力されるとともに外部から転送コントロール信号
が供給された時に、上記論理手段の制御により上
記被測定システムのROMを読み出しモード、上
記RAMを書き込みモードに設定するとともに、
上記命令実行禁止手段の出力により上記デバツグ
用CPUの命令の実行を禁止し、上記被測定シス
テムのROMのプログラムデータを上記RAMに
書き込み、上記切換手段により上記RAMと上記
デバツグ用CPUとのデータの授受を選択して上
記RAMのデータを上記デバツグ用CPUに供給し
てデバツグを行なうことを特徴とするデバツグ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184944A JPS6244845A (ja) | 1985-08-22 | 1985-08-22 | デバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184944A JPS6244845A (ja) | 1985-08-22 | 1985-08-22 | デバッグ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6244845A JPS6244845A (ja) | 1987-02-26 |
| JPH049344B2 true JPH049344B2 (ja) | 1992-02-19 |
Family
ID=16162082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184944A Granted JPS6244845A (ja) | 1985-08-22 | 1985-08-22 | デバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244845A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0518926U (ja) * | 1991-08-29 | 1993-03-09 | 三菱自動車工業株式会社 | ベルトラインインナウエザストリツプクリツプの取付構造 |
-
1985
- 1985-08-22 JP JP60184944A patent/JPS6244845A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244845A (ja) | 1987-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |