JPH0494201A - 低消費電力型水晶発振回路 - Google Patents
低消費電力型水晶発振回路Info
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- 239000013078 crystal Substances 0.000 title claims abstract description 48
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は低消費電力型水晶発振回路に関する。
第３図（ａ）はＣＭＯＳトランジスタを用いた基本的な
水晶発振器の回路図である。
水晶発振器の回路図である。
ＣＭＯＳインバータＣＩを増幅器とし、水晶振動子Ｘと
キャパシタＣＧ、ＣＤと帰還抵抗ＲＦとで構成された帰
還回路ＦをＣＭＯＳインバータＣ■の人、出力端に並列
接続して水晶発振回路１を構成している。
キャパシタＣＧ、ＣＤと帰還抵抗ＲＦとで構成された帰
還回路ＦをＣＭＯＳインバータＣ■の人、出力端に並列
接続して水晶発振回路１を構成している。
この水晶発振回路１はＣＭＯＳ）ランジスタで構成され
ていながらＣＭＯＳインバータＣＩのゲート電圧ＶＧが
ほぼ正弦波で振動するため、ＣＭＯＳ）ランジスタＱｐ
、Ｑｎには第３図（ｂ）に示したような貫通電流ｉＣが
流れて発振回路１の消費電力が高くなるのが欠点である
。
ていながらＣＭＯＳインバータＣＩのゲート電圧ＶＧが
ほぼ正弦波で振動するため、ＣＭＯＳ）ランジスタＱｐ
、Ｑｎには第３図（ｂ）に示したような貫通電流ｉＣが
流れて発振回路１の消費電力が高くなるのが欠点である
。
この貫通電流ｉＣは電源電圧ＶＤの２乗にほぼ比例する
ため、電源電圧ＶＤが上昇すると消費電力は急激に増大
する。
ため、電源電圧ＶＤが上昇すると消費電力は急激に増大
する。
この消費電力を抑えるためには定電圧源を設けて水晶発
振回路にかかる電圧を制限する方法がある。
振回路にかかる電圧を制限する方法がある。
ところが発振回路では一般に立ち上がり時の発振振幅が
小さく、短期間で発振を成長させるためには水晶発振回
路に電源電圧ＶＤを直接印加することが有利である。
小さく、短期間で発振を成長させるためには水晶発振回
路に電源電圧ＶＤを直接印加することが有利である。
第４図は上記の点に着目して発明された特公昭６０−２
８１６２号公報に記載されている低消費電力型の水晶発
振回路である。
８１６２号公報に記載されている低消費電力型の水晶発
振回路である。
この従来の回路は、第３図に示した水晶発振回路１と第
１分周回路３１と第２分周回路３２とフリップフロップ
回路３３とのカスケード回路及び電圧検出回路３４の出
力信号を入力するＯＲゲート３５と、その出力信号ＳＯ
Ｒで駆動される第１スイツチＳ１と第２スイツチＳ２と
、発振回路１と電源ＶＤとの間に挿入されたダイオード
回路３８とを有する。
１分周回路３１と第２分周回路３２とフリップフロップ
回路３３とのカスケード回路及び電圧検出回路３４の出
力信号を入力するＯＲゲート３５と、その出力信号ＳＯ
Ｒで駆動される第１スイツチＳ１と第２スイツチＳ２と
、発振回路１と電源ＶＤとの間に挿入されたダイオード
回路３８とを有する。
次に、この回路の動作を説明する。
フリップフロップ回８３３は電源投入後にリセットする
ために第１のスイッチＳ１をオンする。
ために第１のスイッチＳ１をオンする。
したがって水晶発振回路１には電源電圧ＶＤが直接印加
される。
される。
そのため、水晶発振回ＦＩ！４１の発振は急速に安定な
状態になる。
状態になる。
第１分周回路３１および第２分周回路３２は水晶発振回
路１の出力信号Ｓ○のパルスをカウントし、所定計数後
にフリップフロップ回路３３をセットする。
路１の出力信号Ｓ○のパルスをカウントし、所定計数後
にフリップフロップ回路３３をセットする。
フリップフロップ凹Ｂ３３がセットされると第１のスイ
ッチＳ１はオフし、発振回路１にはダイオードＤｉ、Ｄ
２の順電圧分だけ低い低電源電圧ＶＤＬが供給され電流
が減少し低消費電力となる。
ッチＳ１はオフし、発振回路１にはダイオードＤｉ、Ｄ
２の順電圧分だけ低い低電源電圧ＶＤＬが供給され電流
が減少し低消費電力となる。
電源電圧ＶＤが電源変動で低下した場合は電圧検出回路
３４により再び第１のスイッチＳ１がオンするため、発
振器電源電圧はＶＤに戻りこのように広い電源電圧範囲
で安定動作をするように自動調整している。
３４により再び第１のスイッチＳ１がオンするため、発
振器電源電圧はＶＤに戻りこのように広い電源電圧範囲
で安定動作をするように自動調整している。
第５図は第４図のブロックの発振振幅の成長過程を説明
するための各信号の波形図であり、わかり易いように発
振周期は誇張して書いである。
するための各信号の波形図であり、わかり易いように発
振周期は誇張して書いである。
ここでは発振振幅が安定した時点ｔ１で第１のスイッチ
Ｓ１をオフし、発振回路１に印加する電圧をＶＤからＶ
ＤＬに切換えて低消費電力化を図っている。
Ｓ１をオフし、発振回路１に印加する電圧をＶＤからＶ
ＤＬに切換えて低消費電力化を図っている。
実際の低消費電力型水晶発振回路では発振振幅が安定す
るまえに数秒かかる。
るまえに数秒かかる。
例えば時計用の水晶発振回路１は３２ ｋ Ｈｚを使用
するため発振振幅が安定するまでに敵方すイクル程かか
ることになる。
するため発振振幅が安定するまでに敵方すイクル程かか
ることになる。
従来の回路では発振回路の出力をカウントして所定時間
後に発振回路に印加する電圧を低い値に切換えていたた
め、切換え時のカウント数を低目に設定すると発振振幅
が充分安定しないうちに電源が切換わっでしまい、発振
が安定するまでに時間がかかるという欠点があった。
後に発振回路に印加する電圧を低い値に切換えていたた
め、切換え時のカウント数を低目に設定すると発振振幅
が充分安定しないうちに電源が切換わっでしまい、発振
が安定するまでに時間がかかるという欠点があった。
また、切換え時のカウント数を高目に設定すると発振振
幅が充分安定してからもしばらくの間高い電源電圧が直
接発振回路に印加され消費電力が増大するという欠点も
あり、適切にタイミングを設定するのが難しかった。
幅が充分安定してからもしばらくの間高い電源電圧が直
接発振回路に印加され消費電力が増大するという欠点も
あり、適切にタイミングを設定するのが難しかった。
本発明の目的は、発振の立上りが速い低消費電力型水晶
発振回路を提供することにある。
発振回路を提供することにある。
本発明の水晶発進回路は、水晶発振子を有する帰還回路
をＣＭＯ８？−ランジスタ増幅回路に並列接続した水晶
発振回路と、該水晶発振回路の出力する発振信号を入力
し所定のレベル以上でパルス信号を出力するレベル検出
回路と、前記パルス信号を入力して電源電圧よりも低い
基準電圧を出力する周波数〜電圧変換回路と、前記基準
電圧を入力して前記電源電圧よりも低い値の増幅電圧を
前記水晶発振回路に供給する増幅回路とを含んで構成さ
れている。
をＣＭＯ８？−ランジスタ増幅回路に並列接続した水晶
発振回路と、該水晶発振回路の出力する発振信号を入力
し所定のレベル以上でパルス信号を出力するレベル検出
回路と、前記パルス信号を入力して電源電圧よりも低い
基準電圧を出力する周波数〜電圧変換回路と、前記基準
電圧を入力して前記電源電圧よりも低い値の増幅電圧を
前記水晶発振回路に供給する増幅回路とを含んで構成さ
れている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
低消費型水晶発振回路は、第３図に示した水晶発振回路
１の発振出力信号の振幅レベルを検出するシュミット回
路を有するレベル検出回路２と、該レベル検出回路の出
力するパルス信号をスイッチトキャパシタ回路１３に入
力しレファレンス電圧を出力する周波数−電圧変換回路
３と、前記レファレンス電圧を増幅して前記水晶発振回
路１に電源電圧ＥＤとして供給する増幅回路４とを有し
ている。
１の発振出力信号の振幅レベルを検出するシュミット回
路を有するレベル検出回路２と、該レベル検出回路の出
力するパルス信号をスイッチトキャパシタ回路１３に入
力しレファレンス電圧を出力する周波数−電圧変換回路
３と、前記レファレンス電圧を増幅して前記水晶発振回
路１に電源電圧ＥＤとして供給する増幅回路４とを有し
ている。
ここで、レベル検出回路２のシュミット回路は、水晶発
振回路１の出力する発振出力信号ＳＤの振幅が回路のヒ
ステリシス幅ＶＳＭＴに達するとパルス信号ＳＰを出力
する。
振回路１の出力する発振出力信号ＳＤの振幅が回路のヒ
ステリシス幅ＶＳＭＴに達するとパルス信号ＳＰを出力
する。
このシュミット回路のヒステリシス幅ＶＳＭＴは水晶発
振回路１が発振を持続するに必要な電圧程度に設定する
。
振回路１が発振を持続するに必要な電圧程度に設定する
。
通常この電圧ＶＳＭＴは、ＰチャネルＭＯ８）ランジス
タＱＰのしきい値電圧をＶＴＲ，ＮチャネルＭＯＳ）ラ
ンジスタＱＮのしきい値電圧を■ＴＮとすると ＩＶＴ
ＰＩ ＋ＶＴＮ程度である。
タＱＰのしきい値電圧をＶＴＲ，ＮチャネルＭＯＳ）ラ
ンジスタＱＮのしきい値電圧を■ＴＮとすると ＩＶＴ
ＰＩ ＋ＶＴＮ程度である。
周波数−電圧変換回路３はパルス信号ＳＰで駆動される
充電スイッチ１１及びインバータ９で逆相駆動される放
電スイッチ１０を有するスイッチトキャパシタ回路１３
と、ソースを接地するＮチャネルＭＯＳ）−ランジス・
りＱＮに直列のＰチャネルＭＯ３）ランジスタＱＰのド
レイン節点りが定電流値ＩＳの定電流源７及び充電スイ
ッチ１１のそれぞれ一端に接続すると共にローパスフィ
ルタ８の入力端に接続されて構成されている。
充電スイッチ１１及びインバータ９で逆相駆動される放
電スイッチ１０を有するスイッチトキャパシタ回路１３
と、ソースを接地するＮチャネルＭＯＳ）−ランジス・
りＱＮに直列のＰチャネルＭＯ３）ランジスタＱＰのド
レイン節点りが定電流値ＩＳの定電流源７及び充電スイ
ッチ１１のそれぞれ一端に接続すると共にローパスフィ
ルタ８の入力端に接続されて構成されている。
次に回路の動作を説明する。
レベル変換回路２からのパルス信号ＳＰの入力が無い時
は、スイッチトキャバシタ回路１３はオフしており、ド
レインＤの電位ＶＤＯは第（１）式％式％ ここでμ２．μ８はそれぞれ正孔、電子の移動度、（Ｗ
ｐ ／ Ｌｐ ） 、 （ＷＮ ／ ＬＮ ）はそれ
ぞれトランジスタＱＰ、ＱＮのチャネル幅とチャネル長
の比である。
は、スイッチトキャバシタ回路１３はオフしており、ド
レインＤの電位ＶＤＯは第（１）式％式％ ここでμ２．μ８はそれぞれ正孔、電子の移動度、（Ｗ
ｐ ／ Ｌｐ ） 、 （ＷＮ ／ ＬＮ ）はそれ
ぞれトランジスタＱＰ、ＱＮのチャネル幅とチャネル長
の比である。
定を流値ＩＳの値は低消費電力化のため微小な値に設定
する。
する。
例えば水晶発振回路１の発振周波数が低いほどＩＳ値を
低くする必要があり、時計用の３２ｋＨ２の発振回路に
おいては１μＡ以下とするのが望ましい。
低くする必要があり、時計用の３２ｋＨ２の発振回路に
おいては１μＡ以下とするのが望ましい。
ローパスフィルタ８の出力する直流電圧ＶＲＨはドレイ
ン電圧ＶＤ○と等しく、その値を電源電圧ＶＤ程度に設
定する。
ン電圧ＶＤ○と等しく、その値を電源電圧ＶＤ程度に設
定する。
このためには第（１）式において右辺第２項および第４
項の値を大きくする必要があり、これは両トランジスタ
の寸法比（Ｗｐ／Ｌｐ＞および（Ｗｐｒ ／ Ｌ Ｎ
）を小さくすることによって実現される。
項の値を大きくする必要があり、これは両トランジスタ
の寸法比（Ｗｐ／Ｌｐ＞および（Ｗｐｒ ／ Ｌ Ｎ
）を小さくすることによって実現される。
発振出力の振幅が大きくなってレベル検出回路２からパ
ルス信号ＳＰが出力されスイツチトキャパシタ回路１３
に供給されると充電スイッチ１１はオンで放電スイッチ
１０はオフとなり定電流源７の定電流ＩＳからＩＣ＝Ｃ
・ＶＤＯ−ｆの電流を接地点に分流するためトレイン節
点りの電位はＶＲＬに下がる。
ルス信号ＳＰが出力されスイツチトキャパシタ回路１３
に供給されると充電スイッチ１１はオンで放電スイッチ
１０はオフとなり定電流源７の定電流ＩＳからＩＣ＝Ｃ
・ＶＤＯ−ｆの電流を接地点に分流するためトレイン節
点りの電位はＶＲＬに下がる。
この時のフィルタ８−の出力するレファレンスＶＲＥＦ
の値がＩＶＴＰＩ ＋ＶＴＮ程度になるように定電流
値ＩｓおよびＣの値を設定する。
の値がＩＶＴＰＩ ＋ＶＴＮ程度になるように定電流
値ＩｓおよびＣの値を設定する。
ローパスフィルタ８はスイッチングによって発生したリ
ップル成分を積分して除去し、直流成分だけを増幅回路
４へ伝達する。
ップル成分を積分して除去し、直流成分だけを増幅回路
４へ伝達する。
増幅回路４は周波数−電圧変換回路３で得られたリファ
レンス電圧ＶＲＥＦを電圧利得１の増幅口Ｎ４で増幅し
、水晶発振回路１に対して定電圧を電源電圧ＥＤとして
供給する。
レンス電圧ＶＲＥＦを電圧利得１の増幅口Ｎ４で増幅し
、水晶発振回路１に対して定電圧を電源電圧ＥＤとして
供給する。
以上各ブロックの動作を説明したが、次に第２図の波形
図を参照して第１図のブロック全体動作を説明する。
図を参照して第１図のブロック全体動作を説明する。
水晶発振図Ｎ１１の発振出力ＳＯの振幅がレベル検出回
ｓ２の検出電圧ＶＳＭＴ以下の間は、レベル検出回Ｈ２
はパルス信号ＳＰを出力しない。
ｓ２の検出電圧ＶＳＭＴ以下の間は、レベル検出回Ｈ２
はパルス信号ＳＰを出力しない。
そのため、充電スイッチ１１は開いており周波数−電圧
変換回路３の出力するリファレンス電圧ＶＲＨは電源電
圧ＶＤに近く、増幅回路４の出力する水晶発振回路用電
源の電圧ＥＤもＶＤ程度となる。
変換回路３の出力するリファレンス電圧ＶＲＨは電源電
圧ＶＤに近く、増幅回路４の出力する水晶発振回路用電
源の電圧ＥＤもＶＤ程度となる。
したがって水晶発振回路１は電源電圧ＶＤで動作し、す
みやかに発振振幅が立上がる。
みやかに発振振幅が立上がる。
水晶発振回路１の発振振幅が時点１０でレベル検出回路
２の検出電圧ＶＳＭＴに達すると、レベル検出回路２は
パルス信号ＳＰを時点ｔｏから出力する。
２の検出電圧ＶＳＭＴに達すると、レベル検出回路２は
パルス信号ＳＰを時点ｔｏから出力する。
そこで周波数−電圧変換回路３にパルス信号ＳＰが入力
されると充電スイッチ１１が同期動作するので周波数−
電圧変換回路３の出力するリファレンス電圧ＶＲＥＦは
しきい値電圧の和（ＶＰＴ 十ＶＴＮ）に下げられる
。
されると充電スイッチ１１が同期動作するので周波数−
電圧変換回路３の出力するリファレンス電圧ＶＲＥＦは
しきい値電圧の和（ＶＰＴ 十ＶＴＮ）に下げられる
。
増幅回路４は降圧されたＶＲＬと同じ電圧を水晶発振回
路１の電源として供給し、低消費電力動作を行う。
路１の電源として供給し、低消費電力動作を行う。
電圧ＶＲＥＦがＶＲＬに降圧後もレベル検出回路２がパ
ルス信号ＳＰを出力し続けるためには、レベル検出値Ｖ
ＳＭＴはＶＲＬよりも低く設定しておく。
ルス信号ＳＰを出力し続けるためには、レベル検出値Ｖ
ＳＭＴはＶＲＬよりも低く設定しておく。
他の実施例として、増幅回路４の一端に入力する帰還電
圧を１よりも小さくして電圧利得を１より大きな値に設
定すると、リファレンス電圧ＶＲＬを発生するための両
トランジスタＱＰ、ＱＮのチャネル長ＬＮおよびＬＰを
短く設定することが可能であり、チップ面積を低減でき
る利点がある。
圧を１よりも小さくして電圧利得を１より大きな値に設
定すると、リファレンス電圧ＶＲＬを発生するための両
トランジスタＱＰ、ＱＮのチャネル長ＬＮおよびＬＰを
短く設定することが可能であり、チップ面積を低減でき
る利点がある。
以上説明したように本発明は、レベル検出回路により水
晶発振回路の発振振幅が持続するのに必要にして充分な
電圧になった時点で自動的に水晶発振回路に供給する電
源電圧を降圧するので、発振の立上りが速くかつ消費電
力の低い水晶発振回路を実現できるという効果を有する
。
晶発振回路の発振振幅が持続するのに必要にして充分な
電圧になった時点で自動的に水晶発振回路に供給する電
源電圧を降圧するので、発振の立上りが速くかつ消費電
力の低い水晶発振回路を実現できるという効果を有する
。
電源電圧、ＥＤ・・・水晶発振回路用電源電圧。
Claims (1)
- 【特許請求の範囲】 １、水晶発振子を有する帰還回路をＣＭＯＳトランジス
タ増幅回路に並列接続した水晶発振回路と、該水晶発振
回路の出力する発振信号を入力し所定のレベル以上でパ
ルス信号を出力するレベル検出回路と、前記パルス信号
を入力して電源電圧よりも低い基準電圧を出力する周波
数−電圧変換回路と、前記基準電圧を入力して前記電源
電圧よりも低い値の増幅電圧を前記水晶発振回路に供給
する増幅回路とを含むことを特徴とする低消費電力型水
晶発振回路。 ２、前記周波数−電圧変換回路は、一端が節点Ｄと定電
流源を介して前記電源電圧の端子に接続される定電圧素
子と、前記パルス信号に同期して前記節点Ｄからコンデ
ンサにバイパス電流を流すスイッチトキャパシタ回路と
、入力端が前記節点Ｄに接続され出力端から前記基準電
圧を出力するローパスフィルタを有することを特徴とす
る低消費電力型水晶発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02211107A JP3136600B2 (ja) | 1990-08-09 | 1990-08-09 | 低消費電力型水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02211107A JP3136600B2 (ja) | 1990-08-09 | 1990-08-09 | 低消費電力型水晶発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0494201A true JPH0494201A (ja) | 1992-03-26 |
| JP3136600B2 JP3136600B2 (ja) | 2001-02-19 |
Family
ID=16600530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02211107A Expired - Fee Related JP3136600B2 (ja) | 1990-08-09 | 1990-08-09 | 低消費電力型水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136600B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042299B2 (en) | 2003-04-15 | 2006-05-09 | Fujitsu Limited | Crystal oscillation circuit |
| JP2008099257A (ja) * | 2006-09-13 | 2008-04-24 | Citizen Holdings Co Ltd | 発振回路 |
| WO2016039688A1 (en) * | 2014-09-08 | 2016-03-17 | Agency For Science, Technology And Research | Reference clock signal generators and methods for generating a reference clock signal |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19645867A1 (de) | 1996-11-07 | 1998-05-14 | Deutsche Telekom Ag | Verfahren zur mehrkanaligen Tonübertragung |
| JP2010136001A (ja) | 2008-12-03 | 2010-06-17 | Renesas Electronics Corp | 発振器 |
| JP2012134615A (ja) | 2010-12-20 | 2012-07-12 | Ricoh Co Ltd | 発振装置および該発振装置を具備したクロック発生装置、半導体装置、ならびに電子装置 |
-
1990
- 1990-08-09 JP JP02211107A patent/JP3136600B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042299B2 (en) | 2003-04-15 | 2006-05-09 | Fujitsu Limited | Crystal oscillation circuit |
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| WO2016039688A1 (en) * | 2014-09-08 | 2016-03-17 | Agency For Science, Technology And Research | Reference clock signal generators and methods for generating a reference clock signal |
| US10116286B2 (en) | 2014-09-08 | 2018-10-30 | Agency For Science, Technology And Research | Reference clock signal generators and methods for generating a reference clock signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3136600B2 (ja) | 2001-02-19 |
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