JPH0494568A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0494568A JPH0494568A JP2211979A JP21197990A JPH0494568A JP H0494568 A JPH0494568 A JP H0494568A JP 2211979 A JP2211979 A JP 2211979A JP 21197990 A JP21197990 A JP 21197990A JP H0494568 A JPH0494568 A JP H0494568A
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- 230000005611 electricity Effects 0.000 claims abstract description 11
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- 239000000758 substrate Substances 0.000 claims description 6
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- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 abstract description 9
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に半導体基板上
に形成された複数のＭｏＳトランジスタに電源電圧を供
給する電源ラインが複数設けられ、しかもこれらが半導
体基板上で分離されている半導体累積回路装置に関する
。
に形成された複数のＭｏＳトランジスタに電源電圧を供
給する電源ラインが複数設けられ、しかもこれらが半導
体基板上で分離されている半導体累積回路装置に関する
。
従来の半導体集積回路装置においては、複数の出力回路
が同じ電源ライン又は接地（ＧＮＤ）ライン（ここでは
、これらをまとめて電源ラインという）に接続されてい
る場合、これら複数の出力回路が動作すると、電源ライ
ンのインピーダンスによるノイズ又は、浮き落ちによっ
て出力波形にリンギングが生じ１回路特性を低下させる
。このために、半導体集積回路装置に電源電圧を供給す
る電源ラインを複数設け、しかもこれらを半導体基板上
に互いに分離し、電源ラインに接続される出力回路の数
を回路特性に影響を与えないようにしである。
が同じ電源ライン又は接地（ＧＮＤ）ライン（ここでは
、これらをまとめて電源ラインという）に接続されてい
る場合、これら複数の出力回路が動作すると、電源ライ
ンのインピーダンスによるノイズ又は、浮き落ちによっ
て出力波形にリンギングが生じ１回路特性を低下させる
。このために、半導体集積回路装置に電源電圧を供給す
る電源ラインを複数設け、しかもこれらを半導体基板上
に互いに分離し、電源ラインに接続される出力回路の数
を回路特性に影響を与えないようにしである。
第２図はこのような複数の出力口ｎの電源ライフ３分離
した回路図を示す、第２図において、出力回蹄１．２．
出力回路群３は第１の電源ラインを精成するＶＤＤ１ラ
イン５とＧＮＤ１ライン４とに接続され、それぞれ出力
端子６．７から出力波形が出る。出力回路群３は複数の
出力回路から構成されていて、その数は回路特性上の問
題から決まってくる。
した回路図を示す、第２図において、出力回蹄１．２．
出力回路群３は第１の電源ラインを精成するＶＤＤ１ラ
イン５とＧＮＤ１ライン４とに接続され、それぞれ出力
端子６．７から出力波形が出る。出力回路群３は複数の
出力回路から構成されていて、その数は回路特性上の問
題から決まってくる。
第２図において、同一半導体基板上に、ＧＮＤ１ライン
４．ＶＤＤＩライン５と、ＧＮＤ２ラインｌｌ、ＶＤＤ
２ライン１２とがあり、ライン４．５間に、出力回路１
，２．圧力回路群３゜内部回路１９が接続され、ライン
１１．１２間には、出力回路８，９．出力回路群１０．
内部回路２０が接続されている。出力回路１，２，８゜
９は、それぞれ２個のＭＯＳ）ランジスタの直列体から
なり、内部回路からの出力信号線１５゜１６．１７．１
８がそれぞれのゲートに印加され、その出力は外部出力
端子６．７．８．９にそれぞれ印加される。
４．ＶＤＤＩライン５と、ＧＮＤ２ラインｌｌ、ＶＤＤ
２ライン１２とがあり、ライン４．５間に、出力回路１
，２．圧力回路群３゜内部回路１９が接続され、ライン
１１．１２間には、出力回路８，９．出力回路群１０．
内部回路２０が接続されている。出力回路１，２，８゜
９は、それぞれ２個のＭＯＳ）ランジスタの直列体から
なり、内部回路からの出力信号線１５゜１６．１７．１
８がそれぞれのゲートに印加され、その出力は外部出力
端子６．７．８．９にそれぞれ印加される。
今、出力回路群３の数が少なく、回路特性上問題ないと
きの波形図が第３図である。この場合、出力回路１．２
．３が同時に“０”を出力したときの出力回路１の波形
とＧＮＤとは、電源ラインやパラゲージのリードなどの
インピーダンスにより、出力波形２１やＧＮＤ １ライ
ンの波形２２のように振れ、またＶＤＤＩライン５の波
形２３のように振れるが、回路特性上問題はない、しか
し出力回路群の数が多い場合、第４図に示すように、Ｖ
ＤＤＩライン５の波形２６．出力波形２４及びＧＮＤ１
ライン４の波形２５はいずれも大きく振れ１時刻ｔ１に
おいて出力波形２４を“１”と判断してしまい、誤動作
を起こす。
きの波形図が第３図である。この場合、出力回路１．２
．３が同時に“０”を出力したときの出力回路１の波形
とＧＮＤとは、電源ラインやパラゲージのリードなどの
インピーダンスにより、出力波形２１やＧＮＤ １ライ
ンの波形２２のように振れ、またＶＤＤＩライン５の波
形２３のように振れるが、回路特性上問題はない、しか
し出力回路群の数が多い場合、第４図に示すように、Ｖ
ＤＤＩライン５の波形２６．出力波形２４及びＧＮＤ１
ライン４の波形２５はいずれも大きく振れ１時刻ｔ１に
おいて出力波形２４を“１”と判断してしまい、誤動作
を起こす。
このため、出力回路８．９及び圧力回路群１０は、ＶＤ
Ｄ２ライン１１とＧＮＤ２ライン１２とに分けて接続さ
れている。
Ｄ２ライン１１とＧＮＤ２ライン１２とに分けて接続さ
れている。
また、それぞれの出力回路の電流を流す能力は回路特性
上によりその最少値は決まる。
上によりその最少値は決まる。
しかしながら、前述した従来の回路では、二つの外部出
力端子１３．６の間に静電気が印加された場合、を荷を
放電することができず、ＧＮＤ２ライン１１及びＶＤＤ
２ライン１２に接続さている出力口Ｒ８，９及び内部回
路Ｂ２０を構成するＭＯＳ）ランジスタのゲート酸化膜
破壊を引き起こしてしまうという欠点があった。
力端子１３．６の間に静電気が印加された場合、を荷を
放電することができず、ＧＮＤ２ライン１１及びＶＤＤ
２ライン１２に接続さている出力口Ｒ８，９及び内部回
路Ｂ２０を構成するＭＯＳ）ランジスタのゲート酸化膜
破壊を引き起こしてしまうという欠点があった。
本発明は、かかる問題点に鑑みてなされたものであって
、出力端子間に入力されたノイズ又は静電気と吸収して
信頼性の優れた半導体集積回路装置を提供することにあ
る。
、出力端子間に入力されたノイズ又は静電気と吸収して
信頼性の優れた半導体集積回路装置を提供することにあ
る。
本発明の半導体集積回路装置の構成は、半導体基板上に
、第１の電源ラインが接続された第１の出力回路と、第
２の電源ラインが接続された第２の出力回路とを備え、
前記第１又は第２の出力回路の出力端子に印加されるノ
イズ又はＷ９電気を吸収する保護回路が、前記第１．第
２の電源ライン間に設けられていることを特徴とする。
、第１の電源ラインが接続された第１の出力回路と、第
２の電源ラインが接続された第２の出力回路とを備え、
前記第１又は第２の出力回路の出力端子に印加されるノ
イズ又はＷ９電気を吸収する保護回路が、前記第１．第
２の電源ライン間に設けられていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路装置を示す
回路図である。なお第１図において、第２図と同一部分
には同一符号を付して、重複する部分の説明を省略する
０本実施例では、互いに分離された異なる電源ライン問
に、保護回路３０を構成するＮチャネルＭＯＳ）ランジ
スタＴｒｌが接続されている。このＮチャネルＭＯＳト
ランジスタＴｒｌは、ゲートとドレインをＧＮＤ２ライ
ン１１に接続し、ソースをＧＮＤ１ライン４に接続した
もので、外部出力端子１３からＭＯＳ）ランジスタＴｒ
６のソースとトレイン間の耐圧を越える電圧が加わると
、ＭＯＳ）−ランジスタＴｒ６が導通し、ＧＮＤ２ライ
ン１１の電位が上昇し始める。この電位が＋１５Ｖ以上
になると、ＮチャネルＭＯＳ）ランジスタＴｒｌが導通
し、ＧＮＤ１ライン４の電位が上昇する。この電位がＭ
ＯＳトランジスタＴ ｒ ２のソースとドレイン間の耐
圧を越える電位以上になると、ＭＯＳ）ランジスタＴ
ｒ ２は導通する。以下パンチスルーと称する。
回路図である。なお第１図において、第２図と同一部分
には同一符号を付して、重複する部分の説明を省略する
０本実施例では、互いに分離された異なる電源ライン問
に、保護回路３０を構成するＮチャネルＭＯＳ）ランジ
スタＴｒｌが接続されている。このＮチャネルＭＯＳト
ランジスタＴｒｌは、ゲートとドレインをＧＮＤ２ライ
ン１１に接続し、ソースをＧＮＤ１ライン４に接続した
もので、外部出力端子１３からＭＯＳ）ランジスタＴｒ
６のソースとトレイン間の耐圧を越える電圧が加わると
、ＭＯＳ）−ランジスタＴｒ６が導通し、ＧＮＤ２ライ
ン１１の電位が上昇し始める。この電位が＋１５Ｖ以上
になると、ＮチャネルＭＯＳ）ランジスタＴｒｌが導通
し、ＧＮＤ１ライン４の電位が上昇する。この電位がＭ
ＯＳトランジスタＴ ｒ ２のソースとドレイン間の耐
圧を越える電位以上になると、ＭＯＳ）ランジスタＴ
ｒ ２は導通する。以下パンチスルーと称する。
なお、このＭＯＳ）ランジスタＴｒｌは、半導体基板上
に構成されているその他のＭＯＳトランジスタ群の第１
スレツシユホールド電圧より高い第２スレツシユホール
ド電圧を持つ。
に構成されているその他のＭＯＳトランジスタ群の第１
スレツシユホールド電圧より高い第２スレツシユホール
ド電圧を持つ。
以上のような構成をもつＣＭＯ３回路において、いま数
ＫＶの高電圧のノイズ又はｎ！気が外部出力端子６と接
地として、外部出力端子１３に加わると、ＧＮＤ２ライ
ン１１とＧＮＤＩライン４との間に接続されたＭＯＳト
ランジスタＴ ｒ １が、ＭＯＳトランジスタＴｒ６と
ＭＯＳトランジスタＴｒ２を通して導通し、外部出力端
子６へとｔ流が流れるようにすることができる。これに
よって、外部端子１３へ数ＫＶの高電圧が加わったとし
ても、ＧＮＤ２ライン１１とＶＤＤ２ライン１２とに接
続されている出力回路８，９，１０゜及び内部回路２０
を構成するＭＯＳ）ランジスタのゲート酸化膜の破壊を
防止することができる。
ＫＶの高電圧のノイズ又はｎ！気が外部出力端子６と接
地として、外部出力端子１３に加わると、ＧＮＤ２ライ
ン１１とＧＮＤＩライン４との間に接続されたＭＯＳト
ランジスタＴ ｒ １が、ＭＯＳトランジスタＴｒ６と
ＭＯＳトランジスタＴｒ２を通して導通し、外部出力端
子６へとｔ流が流れるようにすることができる。これに
よって、外部端子１３へ数ＫＶの高電圧が加わったとし
ても、ＧＮＤ２ライン１１とＶＤＤ２ライン１２とに接
続されている出力回路８，９，１０゜及び内部回路２０
を構成するＭＯＳ）ランジスタのゲート酸化膜の破壊を
防止することができる。
また、外部出力端子１３を接地として、外部出力端子６
にノイズ又は静電気が印加された場合には、ＭＯＳトラ
ンジスタＴ ｒ １のパンチスルーによって、ＧＮＤ
１ライン４からＧＮＤ：２ライン１１へとＴｈｉが流れ
、前述したと同様の効果が得られる。
にノイズ又は静電気が印加された場合には、ＭＯＳトラ
ンジスタＴ ｒ １のパンチスルーによって、ＧＮＤ
１ライン４からＧＮＤ：２ライン１１へとＴｈｉが流れ
、前述したと同様の効果が得られる。
また前記実施例では、ＧＮＤ １ライン１１とＧＮＤラ
イン４との間に保護回路２１を接続したが、ＶＤＤ１ラ
イン５とＶＤＤ２ラインとの間。
イン４との間に保護回路２１を接続したが、ＶＤＤ１ラ
イン５とＶＤＤ２ラインとの間。
ＧＮＤ １ライン４のＶ Ｄ Ｄ ２ライン１２との間
。
。
ＶＤＤＩライン５とＧＮＤ２ライン１１との間に、それ
ぞれ保護回路を接続した場合でも同様な効果が得られる
。
ぞれ保護回路を接続した場合でも同様な効果が得られる
。
以上、ＭＯＳ）ランジスタＴｒｌのしきい値電圧を本実
施例では１５Ｖとしているが、これをプロセスにより変
化させ、目的に応じて能力を変えることができるのは言
うまでもない。
施例では１５Ｖとしているが、これをプロセスにより変
化させ、目的に応じて能力を変えることができるのは言
うまでもない。
本実施例によれば、外部出力端子間に接続された保護回
路が、外部出力端子間に印加されたノイズ又は静電気を
吸収するように作用する。このため、出力回路どうしの
電源ラインが分離された半導体集積回路装置においても
、出力回路及び内部回路を構成するＭＯ５Ｉ−ランジス
タのゲート酸化膜破壊を防止でき、信頼性を向上させる
ことができる。
路が、外部出力端子間に印加されたノイズ又は静電気を
吸収するように作用する。このため、出力回路どうしの
電源ラインが分離された半導体集積回路装置においても
、出力回路及び内部回路を構成するＭＯ５Ｉ−ランジス
タのゲート酸化膜破壊を防止でき、信頼性を向上させる
ことができる。
以上の説明から明らかな如く、本発明は、電源・ＧＮＤ
ライン間に出力端子からのノイズ又は静電気を吸収する
ための保護回路を設けて吸収するようにしたことにより
、ノイズや静電気を原因としたＭＯＳトランジスタの破
壊を防止することができるという効果がある。
ライン間に出力端子からのノイズ又は静電気を吸収する
ための保護回路を設けて吸収するようにしたことにより
、ノイズや静電気を原因としたＭＯＳトランジスタの破
壊を防止することができるという効果がある。
第１図は本発明の一実施例の半導体集積回路装置を示す
回路図、第２図は従来の半導体集積回路装置の回路図、
第３図は第２図の出力回路に接続しているＧＮＤを分割
したときの波形図、第４図は第２図の出力回路に接続し
ているＧＮＤを分割しないときの波形図である。 １．２．８．９・・・出力回路、３．１０・・・圧力回
路群−４，５，１１，１２・・・ライン、６．７゜１３
．１４・・・外部出力端子、１５．１６．１７゜１８・
・・内部回路からの出力信号線、１９．２０・・・内部
回路、２１・・・出力波形、２２・・・ＧＮＤ１ライン
の波形、２３・・・ＶＤＤ １ラインの波形、２４・・
・出力波形、２５・・・ＧＮＤ１ラインの波形、２６・
・・Ｖ Ｄ Ｄ １ラインの波形、３０・・・係属回路
。
回路図、第２図は従来の半導体集積回路装置の回路図、
第３図は第２図の出力回路に接続しているＧＮＤを分割
したときの波形図、第４図は第２図の出力回路に接続し
ているＧＮＤを分割しないときの波形図である。 １．２．８．９・・・出力回路、３．１０・・・圧力回
路群−４，５，１１，１２・・・ライン、６．７゜１３
．１４・・・外部出力端子、１５．１６．１７゜１８・
・・内部回路からの出力信号線、１９．２０・・・内部
回路、２１・・・出力波形、２２・・・ＧＮＤ１ライン
の波形、２３・・・ＶＤＤ １ラインの波形、２４・・
・出力波形、２５・・・ＧＮＤ１ラインの波形、２６・
・・Ｖ Ｄ Ｄ １ラインの波形、３０・・・係属回路
。
Claims (1)
- 半導体基板上に、第１の電源ラインが接続された第１
の出力回路と、第２の電源ラインが接続された第２の出
力回路とを備え、前記第１又は第２の出力回路の出力端
子に印加されるノイズ又は静電気を吸収する保護回路が
、前記第１、第２の電源ライン間に設けられていること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211979A JPH0494568A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211979A JPH0494568A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494568A true JPH0494568A (ja) | 1992-03-26 |
Family
ID=16614878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211979A Pending JPH0494568A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494568A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122650A (ja) * | 1993-10-22 | 1995-05-12 | Yamaha Corp | 半導体装置 |
| JPH08116026A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 半導体装置 |
| US5514894A (en) * | 1992-03-03 | 1996-05-07 | Nec Corporation | Protection circuit device for a semiconductor integrated circuit device |
| US5629545A (en) * | 1991-03-28 | 1997-05-13 | Texas Instruments Incorporated | Electrostatic discharge protection in integrated circuits, systems and methods |
| US5679971A (en) * | 1994-07-21 | 1997-10-21 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US5678933A (en) * | 1995-01-20 | 1997-10-21 | Nsk Ltd. | Speed sensing rolling bearing unit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336557A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 相補型ｍｉｓ集積回路 |
| JPH02113623A (ja) * | 1988-10-21 | 1990-04-25 | Sharp Corp | 集積回路の静電気保護回路 |
-
1990
- 1990-08-10 JP JP2211979A patent/JPH0494568A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336557A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 相補型ｍｉｓ集積回路 |
| JPH02113623A (ja) * | 1988-10-21 | 1990-04-25 | Sharp Corp | 集積回路の静電気保護回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629545A (en) * | 1991-03-28 | 1997-05-13 | Texas Instruments Incorporated | Electrostatic discharge protection in integrated circuits, systems and methods |
| US5514894A (en) * | 1992-03-03 | 1996-05-07 | Nec Corporation | Protection circuit device for a semiconductor integrated circuit device |
| JPH07122650A (ja) * | 1993-10-22 | 1995-05-12 | Yamaha Corp | 半導体装置 |
| US5679971A (en) * | 1994-07-21 | 1997-10-21 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JPH08116026A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 半導体装置 |
| US5678933A (en) * | 1995-01-20 | 1997-10-21 | Nsk Ltd. | Speed sensing rolling bearing unit |
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