JPH0495426A - Ｃｒｃ誤り検出回路 - Google Patents
Ｃｒｃ誤り検出回路Info
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- JPH0495426A JPH0495426A JP21152290A JP21152290A JPH0495426A JP H0495426 A JPH0495426 A JP H0495426A JP 21152290 A JP21152290 A JP 21152290A JP 21152290 A JP21152290 A JP 21152290A JP H0495426 A JPH0495426 A JP H0495426A
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- timing
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
伝送されたデータのビット誤り検出を行うＣＲＣ誤り検
出回路に関し、 受信データがオール１またはオール０の場合にＣＲＣ誤
り無しの状態を出力することのないようにすることを目
的とし、 受信データのフレームの基準タイミングを検出するフレ
ーム基準タイミング検出手段と、受信データのＣＲＣ余
りを演算するＣＲＣ余り演算手段と、前記基準タイミン
グに基づいて前記ラッチするタイミングを発生するＣＲ
Ｃ誤り検出タイミング発生手段と、前記ラッチするタイ
ミングにて前記ＣＲＣ余り演算手段の演算結果をラッチ
するＣＲＣ演算結果ラッチ手段と、前記受信データにお
いて、０に等しいデータが所定の範囲で連続したこと、
または、１に等しいデータが所定の範囲で連続したこと
を検出する０連／１連検出手段と、前記Ｏに等しいデー
タが所定の範囲で連続したこと、または、１に等しいデ
ータが所定の範囲で連続したことを検出したときに、前
記ＣＲＣ演算結果ラッチ手段の出力をマスクするマスク
手段とを有してなるように構成する。
出回路に関し、 受信データがオール１またはオール０の場合にＣＲＣ誤
り無しの状態を出力することのないようにすることを目
的とし、 受信データのフレームの基準タイミングを検出するフレ
ーム基準タイミング検出手段と、受信データのＣＲＣ余
りを演算するＣＲＣ余り演算手段と、前記基準タイミン
グに基づいて前記ラッチするタイミングを発生するＣＲ
Ｃ誤り検出タイミング発生手段と、前記ラッチするタイ
ミングにて前記ＣＲＣ余り演算手段の演算結果をラッチ
するＣＲＣ演算結果ラッチ手段と、前記受信データにお
いて、０に等しいデータが所定の範囲で連続したこと、
または、１に等しいデータが所定の範囲で連続したこと
を検出する０連／１連検出手段と、前記Ｏに等しいデー
タが所定の範囲で連続したこと、または、１に等しいデ
ータが所定の範囲で連続したことを検出したときに、前
記ＣＲＣ演算結果ラッチ手段の出力をマスクするマスク
手段とを有してなるように構成する。
本発明は、装置内のユニット間を伝送されたデータのビ
ット誤り検出を行うＣＲＣ誤り検出回路に関する。
ット誤り検出を行うＣＲＣ誤り検出回路に関する。
伝送路を介してディジタル伝送装置間を伝送されたデー
タのビット誤り検出を行うためにＣＲＣ誤り検出を行う
ことは従来行われているが、さらに、ディジタル伝送装
置内においても、装置の遠隔制御、故障時の自動切り替
えのために、ユニット（パッケージ）間で制御信号やＡ
ＬＭ信号等のデータ伝送を行う際にも誤り検出を行うこ
とが要求される。
タのビット誤り検出を行うためにＣＲＣ誤り検出を行う
ことは従来行われているが、さらに、ディジタル伝送装
置内においても、装置の遠隔制御、故障時の自動切り替
えのために、ユニット（パッケージ）間で制御信号やＡ
ＬＭ信号等のデータ伝送を行う際にも誤り検出を行うこ
とが要求される。
〔従来の技術および発明が解決しようとする課題〕第６
図は、従来の光伝送装置の受信部に使用されるＣＲＣ誤
り検出のための構成を示すものである。
図は、従来の光伝送装置の受信部に使用されるＣＲＣ誤
り検出のための構成を示すものである。
第６図において、３９は光伝送路、４０は光電変換部、
４１は同期検出部、４２はパターン発生部、そして、４
３はＣＲＣ誤り検出部である。
４１は同期検出部、４２はパターン発生部、そして、４
３はＣＲＣ誤り検出部である。
光伝送路３９を介して伝送された光信号は光電変換部４
０において電気信号に変換されるが、その際に、タイミ
ング（クロック）の抽出、データの識別、および入力断
の検出が行われる。同期検出部４１は、光電変換部４０
において得られたデータおよびクロックを入力して、フ
レーム同期を検出し、フレームの先頭のタイミングをパ
ターン発生部４２に与える。ＣＲＣ誤り検出部４３は、
光電変換部４０において得られたデータおよびクロック
を入力してＣＲＣ誤り検出のための演算を行い、パター
ン発生部４２は、ＣＲＣ誤り検出部４３の出力をラッチ
するタイミングを発生する。
０において電気信号に変換されるが、その際に、タイミ
ング（クロック）の抽出、データの識別、および入力断
の検出が行われる。同期検出部４１は、光電変換部４０
において得られたデータおよびクロックを入力して、フ
レーム同期を検出し、フレームの先頭のタイミングをパ
ターン発生部４２に与える。ＣＲＣ誤り検出部４３は、
光電変換部４０において得られたデータおよびクロック
を入力してＣＲＣ誤り検出のための演算を行い、パター
ン発生部４２は、ＣＲＣ誤り検出部４３の出力をラッチ
するタイミングを発生する。
ＣＲＣ誤り検出部４３のラッチされた出力は、受信した
フレームのデータがＣＲＣ誤りを含むデータか否か、す
なわち、ＣＲＣエラーの有無を示すものであり、ＣＲＣ
エラー無のときにのみ、受信したフレームのデータは当
該伝送装置に取り込まれる。
フレームのデータがＣＲＣ誤りを含むデータか否か、す
なわち、ＣＲＣエラーの有無を示すものであり、ＣＲＣ
エラー無のときにのみ、受信したフレームのデータは当
該伝送装置に取り込まれる。
ところで、前述のように、ディジタル伝送装置内におい
ても、装置の遠隔制御、故障時の自動切り替えのために
、ユニット（パッケージ）間で制御信号やＡＬＭ信号等
のデータ伝送を行う構成は、例えば、第７図に示される
ようなものとなる。すなわち、各パッケージのデータ入
出力部には、それぞれ、通信ＬＳＩが設けられており、
各通信ＬＳＩの伝送路側は、抵抗を介して高電位レベル
に接続されている。したがって、通信ＬＳＩ間にデータ
が伝送されていないときには通信ＬＳＩにはオール１が
入力されることになる。
ても、装置の遠隔制御、故障時の自動切り替えのために
、ユニット（パッケージ）間で制御信号やＡＬＭ信号等
のデータ伝送を行う構成は、例えば、第７図に示される
ようなものとなる。すなわち、各パッケージのデータ入
出力部には、それぞれ、通信ＬＳＩが設けられており、
各通信ＬＳＩの伝送路側は、抵抗を介して高電位レベル
に接続されている。したがって、通信ＬＳＩ間にデータ
が伝送されていないときには通信ＬＳＩにはオール１が
入力されることになる。
第７図の通信ＬＳＩは、第８図に示されるように、ＣＲ
Ｃ誤り検出のための構成を備えている。
Ｃ誤り検出のための構成を備えている。
すなわち、第７図の通信ＬＳＩは、前述の光伝送装置の
受信部における同期検出部４１、パターン発生部４２、
および、ＣＲＣ誤り検出部４３に対応する構成を有して
いる。
受信部における同期検出部４１、パターン発生部４２、
および、ＣＲＣ誤り検出部４３に対応する構成を有して
いる。
しかしながら、パッケージ間のデータ伝送に用いられる
通信ＬＳＩは、第８図に示されるように、入力断検出の
ための構成を有していないので、入力断の際には、ＣＲ
Ｃ誤り検出部にはオール１のデータが入力されることに
なる。ところで、ＣＲＣ誤り検出部にオール１またはオ
ールＯのデータが入力されるとＣＲＣ誤り検出部の出力
は、一定の周期で同一のパターンを繰り返し、そして、
−定の周期でＣＲＣ誤り無しに対応する状態となる。
通信ＬＳＩは、第８図に示されるように、入力断検出の
ための構成を有していないので、入力断の際には、ＣＲ
Ｃ誤り検出部にはオール１のデータが入力されることに
なる。ところで、ＣＲＣ誤り検出部にオール１またはオ
ールＯのデータが入力されるとＣＲＣ誤り検出部の出力
は、一定の周期で同一のパターンを繰り返し、そして、
−定の周期でＣＲＣ誤り無しに対応する状態となる。
パターン発生部からのＣＲＣ誤り検出タイミングは、入
力断によって自走するクロックに同期して周期的に出力
される。前述のように、ＣＲＣ誤り検出部の出力は、パ
ターン発生部からのＣＲＣ誤り検出タイミングにおいて
ラッチされるが、上記のＣＲＣ誤り検出部の出力がＣＲ
Ｃ誤り無しに対応する状態となるタイミングとパターン
発生部からのＣＲＣｉり検出タイミングとは、それぞれ
の周期の最小公倍数の周期で一致するので、入力デ−タ
がオールｌまたはオールＯであっても、上記の一致する
タイミングにおいてＣＲＣ誤り無しに対応する状態がラ
ッチされ、そのときのオールｌまたはオール０のデータ
が正常なデータとして取り込まれる。すなわち、エラー
状態のデータが正常なデータとして入力されてしまうと
いう問題があった。
力断によって自走するクロックに同期して周期的に出力
される。前述のように、ＣＲＣ誤り検出部の出力は、パ
ターン発生部からのＣＲＣ誤り検出タイミングにおいて
ラッチされるが、上記のＣＲＣ誤り検出部の出力がＣＲ
Ｃ誤り無しに対応する状態となるタイミングとパターン
発生部からのＣＲＣｉり検出タイミングとは、それぞれ
の周期の最小公倍数の周期で一致するので、入力デ−タ
がオールｌまたはオールＯであっても、上記の一致する
タイミングにおいてＣＲＣ誤り無しに対応する状態がラ
ッチされ、そのときのオールｌまたはオール０のデータ
が正常なデータとして取り込まれる。すなわち、エラー
状態のデータが正常なデータとして入力されてしまうと
いう問題があった。
本発明は、上記の問題点に鑑み、なされたもので、受信
データがオール１またはオールＯの場合にＣＲＣ誤り無
しの状態を出力することのないＣＲＣ誤り検出回路を提
供することを目的とするものである。
データがオール１またはオールＯの場合にＣＲＣ誤り無
しの状態を出力することのないＣＲＣ誤り検出回路を提
供することを目的とするものである。
第１図は本発明の基本構成図である。
第１図において、１はフレーム基準タイミング検出手段
、２はＣＲＣ誤り検出タイミング発生手段、３はＣＲＣ
余り演算手段、４はＣＲＣ演算結果ラッチ手段、５はＯ
連／１連検出手段、そして、６はマスク手段である。
、２はＣＲＣ誤り検出タイミング発生手段、３はＣＲＣ
余り演算手段、４はＣＲＣ演算結果ラッチ手段、５はＯ
連／１連検出手段、そして、６はマスク手段である。
フレーム基準タイミング検出手段１は、受信データのフ
レームの基準タイミングを検出する。
レームの基準タイミングを検出する。
ＣＲＣ余り演算手段３は、受信データのＣＲＣ余りを演
算する。
算する。
ＣＲＣ誤り検出タイミング発生手段２は、前記基準タイ
ミングに基づいて前記ラッチするタイミングを発生する
。
ミングに基づいて前記ラッチするタイミングを発生する
。
ＣＲＣ演算結果ラッチ手段４は、前記ラッチするタイミ
ングにて前記ＣＲＣ余り演算手段３の演算結果をラッチ
する。
ングにて前記ＣＲＣ余り演算手段３の演算結果をラッチ
する。
０連／１連検出手段５は、前記受信データにおいて、０
に等しいデータが所定の範囲で連続したこと、または、
１に等しいデータが所定の範囲で連続したことを検出す
る。
に等しいデータが所定の範囲で連続したこと、または、
１に等しいデータが所定の範囲で連続したことを検出す
る。
マスク手段６は、前記０に等しいデータが所定の範囲で
連続したこと、または、１に等しいデータが所定の範囲
で連続したことを検出したときに、前記ＣＲＣ演算結果
ラッチ手段４の出力をマスクする。
連続したこと、または、１に等しいデータが所定の範囲
で連続したことを検出したときに、前記ＣＲＣ演算結果
ラッチ手段４の出力をマスクする。
前記０連／１連検出手段５における前記所定の範囲は、
前述のように、オール１またはオールＯのデータが入力
されるときにＣＲＣ演算結果ラッチ手段４の出力がＣＲ
Ｃ誤り無しに対応する状態となる一定の周期以下となる
ように設定すれば、上記の範囲でオール１またはオール
０のデータが入力されるとマスク手段６においてＣＲＣ
演算結果ラッチ手段４の出力は、マスクされ、受信デー
タがオール１またはオール０の場合にＣＲＣ誤り無しの
状態を出力することはなくなる。
前述のように、オール１またはオールＯのデータが入力
されるときにＣＲＣ演算結果ラッチ手段４の出力がＣＲ
Ｃ誤り無しに対応する状態となる一定の周期以下となる
ように設定すれば、上記の範囲でオール１またはオール
０のデータが入力されるとマスク手段６においてＣＲＣ
演算結果ラッチ手段４の出力は、マスクされ、受信デー
タがオール１またはオール０の場合にＣＲＣ誤り無しの
状態を出力することはなくなる。
第２図は、本発明の実施例におけるＯ連／１連検出手段
５の構成を示すものである。そして、第３図は、第２図
の構成にデータ１が連続して入力されるときの動作の１
例を示すもの、そして、第４図は、第２図の構成にデー
タ１が連続して入力されるときの動作の１例を示すもの
である。
５の構成を示すものである。そして、第３図は、第２図
の構成にデータ１が連続して入力されるときの動作の１
例を示すもの、そして、第４図は、第２図の構成にデー
タ１が連続して入力されるときの動作の１例を示すもの
である。
第２図において、１１および１４はインバータ、１２は
ＡＮＤ回路、１５および２２はＯＲ回路、１３、そして
、１６〜２１はフリップフロップ回路である。
ＡＮＤ回路、１５および２２はＯＲ回路、１３、そして
、１６〜２１はフリップフロップ回路である。
フリップフロップ回路１３のデータ入力端子には受信デ
ータが、そして、エツジトリガ入力端子には受信クロッ
クが入力される。
ータが、そして、エツジトリガ入力端子には受信クロッ
クが入力される。
第３図に示されるように、レベル１のデータがフリップ
フロップ回路１３に印加されると、次のクロックの立ち
上がりのタイミングでフリップフロップ回路１３の−Ｑ
−出力は立ち下がり、この百出力はフリップフロップ回
路１６の負論理のセット入力端子Ｓに印加され、フリッ
プフロップ回Ｂ１６をセットする。フリップフロップ回
路１６のＱ出力はフリップフロップ回路１７のＤ入力端
子に印加され、さらに、フリップフロップ回路１７のＱ
出力はフリップフロップ回路１８のＤ入力端子に印加さ
れている。
フロップ回路１３に印加されると、次のクロックの立ち
上がりのタイミングでフリップフロップ回路１３の−Ｑ
−出力は立ち下がり、この百出力はフリップフロップ回
路１６の負論理のセット入力端子Ｓに印加され、フリッ
プフロップ回Ｂ１６をセットする。フリップフロップ回
路１６のＱ出力はフリップフロップ回路１７のＤ入力端
子に印加され、さらに、フリップフロップ回路１７のＱ
出力はフリップフロップ回路１８のＤ入力端子に印加さ
れている。
同様に、第４図に示されるように、レベルＯのデータが
フリップフロップ回路１３に印加されると、次のクロッ
クの立ち上がりのタイミングでフリップフロップ回路１
３のＱ出力は立ち下がり、このＱ出力はフリップフロッ
プ回路１９の負論理のセント入力端子Ｓに印加され、フ
リップフロップ回路１９をセットする。フリップフロッ
プ回路１９のＱ出力はフリップフロップ回路２０のＤ入
力端子に印加され、さらに、フリップフロップ回路２０
のＱ出力はフリップフロップ回路２１のＤ入力端子に印
加されている。
フリップフロップ回路１３に印加されると、次のクロッ
クの立ち上がりのタイミングでフリップフロップ回路１
３のＱ出力は立ち下がり、このＱ出力はフリップフロッ
プ回路１９の負論理のセント入力端子Ｓに印加され、フ
リップフロップ回路１９をセットする。フリップフロッ
プ回路１９のＱ出力はフリップフロップ回路２０のＤ入
力端子に印加され、さらに、フリップフロップ回路２０
のＱ出力はフリップフロップ回路２１のＤ入力端子に印
加されている。
図示しないが、カウンタと、該カウンタの出力をデコー
ドするデコード回路とから構成されるパターン発生回路
が設けられており、前述のように、オール１またはオー
ルＯのデータが入力されるときに（後述する）ＣＲＣ演
算結果ラッチ出力がＣＲＣ誤り無しに対応する状態とな
る一定の周期以下となるように設定された一定周期Ｔの
クロックＣがフリップフロップ回路１６〜２１のエツジ
トリガ入力端子に印加されており、第３図に示されるよ
うに、クロックＣの立ち上がりのタイミングでクロック
Ｃの周期Ｔづつ遅れて、フリップフロップ回路１６のＱ
出力の状態は、フリップフロップ回路１７のＱ出力、そ
して、フリップフロップ回路１８のＱ出力へと順に現れ
る。同様に、第４図に示されるように、クロックＣの立
ち上がりのタイミングでクロックＣの周期Ｔづつ遅れて
、フリップフロップ回路１９のＱ出力の状態は、フリッ
プフロップ回路２０のＱ出力、そして、フリップフロッ
プ回路２１のＱ出力へと順に現れる。
ドするデコード回路とから構成されるパターン発生回路
が設けられており、前述のように、オール１またはオー
ルＯのデータが入力されるときに（後述する）ＣＲＣ演
算結果ラッチ出力がＣＲＣ誤り無しに対応する状態とな
る一定の周期以下となるように設定された一定周期Ｔの
クロックＣがフリップフロップ回路１６〜２１のエツジ
トリガ入力端子に印加されており、第３図に示されるよ
うに、クロックＣの立ち上がりのタイミングでクロック
Ｃの周期Ｔづつ遅れて、フリップフロップ回路１６のＱ
出力の状態は、フリップフロップ回路１７のＱ出力、そ
して、フリップフロップ回路１８のＱ出力へと順に現れ
る。同様に、第４図に示されるように、クロックＣの立
ち上がりのタイミングでクロックＣの周期Ｔづつ遅れて
、フリップフロップ回路１９のＱ出力の状態は、フリッ
プフロップ回路２０のＱ出力、そして、フリップフロッ
プ回路２１のＱ出力へと順に現れる。
フリップフロップ回路１８のＱ出力とフリップフロップ
回路２１のＱ出力とは、ＯＲ回路２２に印加され、ＯＲ
回路２２の出力は、受信データにおけるＯ連続、または
、１連続の検出を示し、後述するＣＲＣ誤り無しの状態
の出力をマスクする信号ＭＡＳＫとなる。
回路２１のＱ出力とは、ＯＲ回路２２に印加され、ＯＲ
回路２２の出力は、受信データにおけるＯ連続、または
、１連続の検出を示し、後述するＣＲＣ誤り無しの状態
の出力をマスクする信号ＭＡＳＫとなる。
上記の受信データはＡＮＤ回路１２の一方の入力、およ
び、インバータ１１に入力され、該インバータ１１の出
力はＡＮＤ回路１２の他方の入力に入力され、第３図に
示されるようなリセットパルスを発生してフリップフロ
ップ回路１６〜１８に印加する。また、上記の受信デー
タはＯＲ回路１５の一方の入力、および、インバータ１
４に入力され、該インバータ１４の出力はＯＲ回路１５
の他方の入力に入力され、第４図に示されるようなリセ
ットパルスを発生してフリップフロップ回路１９〜２１
に印加する。
び、インバータ１１に入力され、該インバータ１１の出
力はＡＮＤ回路１２の他方の入力に入力され、第３図に
示されるようなリセットパルスを発生してフリップフロ
ップ回路１６〜１８に印加する。また、上記の受信デー
タはＯＲ回路１５の一方の入力、および、インバータ１
４に入力され、該インバータ１４の出力はＯＲ回路１５
の他方の入力に入力され、第４図に示されるようなリセ
ットパルスを発生してフリップフロップ回路１９〜２１
に印加する。
第３図および第４図に示されるように、１連続またはＯ
連続の開始のタイミングに応じて、Ｔ十１から２Ｔの時
間、１に等しいデータ、または、０に等しいデータが連
続して入力されると、それぞれ、フリップフロップ回路
１８または２１のＱ出力が１となることにより、ＯＲ回
路２２の出力ＭＡＳＫは１となる。ＯＲ回路２２０入力
として、フリップフロップ回路１８および２１のＱ出力
の代わりに、フリップフロップ回路１７および２０のＱ
出力をとれば、１連続またば０連続の開始のタイミング
に応じて、１からＴの時間、１に等しいデータ、または
、０に等しいデータが連続して入力されるときＯＲ回路
２２の出力ＭＡＳＫが１となるようにすることもできる
。
連続の開始のタイミングに応じて、Ｔ十１から２Ｔの時
間、１に等しいデータ、または、０に等しいデータが連
続して入力されると、それぞれ、フリップフロップ回路
１８または２１のＱ出力が１となることにより、ＯＲ回
路２２の出力ＭＡＳＫは１となる。ＯＲ回路２２０入力
として、フリップフロップ回路１８および２１のＱ出力
の代わりに、フリップフロップ回路１７および２０のＱ
出力をとれば、１連続またば０連続の開始のタイミング
に応じて、１からＴの時間、１に等しいデータ、または
、０に等しいデータが連続して入力されるときＯＲ回路
２２の出力ＭＡＳＫが１となるようにすることもできる
。
第５図は、本発明の実施例における、ＣＲＣ誤り検出の
ための構成を示すものである。
ための構成を示すものである。
第５図において、３０はＣＲＣ演算回路、３１はＡＮＤ
回路、３２はセレクタ、３３はフリップフロップ回路、
そして、３４はＯＲ回路である。
回路、３２はセレクタ、３３はフリップフロップ回路、
そして、３４はＯＲ回路である。
ＣＲＣ演算回路３０は、受信データおよび受信クロック
を順次入力して、ＣＲＣ演算を行い、ＣＲＣ余りを出力
する。ＣＲＣ演算回路３０の出力の全てのビットはＡＮ
Ｄ回路回路３１に入力され、ＡＮＤ回路３１は、ＣＲＣ
演算回路３０にて演算されたＣＲＣ余りがＯであるとき
に０となる。ＡＮＤ回路３１の出力はセレクタ３２の一
方の入力となり、セレクタ３２の出力は、フリップフロ
ップ回路３３のＤ入力として印加される。フリップフロ
ップ回路３３のエツジトリガ入力端子には上記の受信ク
ロックが印加されている。フリップフロップ回路３３の
Ｑ出力は、セレクタ３２の他方の入力、およびＯＲ回路
３４の一方の入力として印加される。ＯＲ回路３４の他
方の入力としては、前述の第２図の構成により得られた
ＭＡＳＫ信号が印加される。
を順次入力して、ＣＲＣ演算を行い、ＣＲＣ余りを出力
する。ＣＲＣ演算回路３０の出力の全てのビットはＡＮ
Ｄ回路回路３１に入力され、ＡＮＤ回路３１は、ＣＲＣ
演算回路３０にて演算されたＣＲＣ余りがＯであるとき
に０となる。ＡＮＤ回路３１の出力はセレクタ３２の一
方の入力となり、セレクタ３２の出力は、フリップフロ
ップ回路３３のＤ入力として印加される。フリップフロ
ップ回路３３のエツジトリガ入力端子には上記の受信ク
ロックが印加されている。フリップフロップ回路３３の
Ｑ出力は、セレクタ３２の他方の入力、およびＯＲ回路
３４の一方の入力として印加される。ＯＲ回路３４の他
方の入力としては、前述の第２図の構成により得られた
ＭＡＳＫ信号が印加される。
誤りの無い１フレームのデータのＣＲＣ誤り演算が終了
したときにＣＲＣ演算回路３０の出力（余り）がＯとな
る筈のタイミングが、フレーム同期回路において検出さ
れたフレームの先頭のタイミングを基準として前述の図
示しないパターン発生回路からＣＲＣ誤り検出タイミン
グとして供給され、セレクタ３２の制御信号として印加
される。セレクタ３２は、上記のＣＲＣ誤り検出タイミ
ング以外のタイミングではフリップフロップ回路３３の
Ｑ出力を選択し、上記のＣＲＣ誤り検出タイミングでは
ＡＮＤ回路３１の出力を選択する。
したときにＣＲＣ演算回路３０の出力（余り）がＯとな
る筈のタイミングが、フレーム同期回路において検出さ
れたフレームの先頭のタイミングを基準として前述の図
示しないパターン発生回路からＣＲＣ誤り検出タイミン
グとして供給され、セレクタ３２の制御信号として印加
される。セレクタ３２は、上記のＣＲＣ誤り検出タイミ
ング以外のタイミングではフリップフロップ回路３３の
Ｑ出力を選択し、上記のＣＲＣ誤り検出タイミングでは
ＡＮＤ回路３１の出力を選択する。
こうして、ＣＲＣ誤り検出タイミングでＣＲＣ演算回路
３０の出力が０か否か（すなわち、当該フレームのデー
タにＣＲＣ誤りがあるか否か）を示すデータがフリップ
フロップ回路３３にラッチされる。データにＣＲＣ誤り
がないときには、フリップフロップ回路３３のＱ出力０
がＯＲ回路３４を介してＣＲＣエラーとして出力される
。しかしながら、入力データがオール１またはオール０
であるときには、上記のＣＲＣ演算回路３０の出力がＣ
ＲＣ誤り無しに対応する状態となるタイミングと上記の
パターン発生回路からのＣＲＣ誤り検出タイミングとが
一致するときには、既に入力データのオール１またはオ
ール０が第２図の構成において検出されており、ＯＲ回
路３４に入力されるＭＡＳＫ信号が１となっているので
、譬え、フリップフロップ回路３３のＱ出力がＯとなっ
ても、ＯＲ回路３４の出力はＣＲＣエラー状態を示して
おり、正常でないデータが正常なデータとして取り込ま
れることはなくなる。
３０の出力が０か否か（すなわち、当該フレームのデー
タにＣＲＣ誤りがあるか否か）を示すデータがフリップ
フロップ回路３３にラッチされる。データにＣＲＣ誤り
がないときには、フリップフロップ回路３３のＱ出力０
がＯＲ回路３４を介してＣＲＣエラーとして出力される
。しかしながら、入力データがオール１またはオール０
であるときには、上記のＣＲＣ演算回路３０の出力がＣ
ＲＣ誤り無しに対応する状態となるタイミングと上記の
パターン発生回路からのＣＲＣ誤り検出タイミングとが
一致するときには、既に入力データのオール１またはオ
ール０が第２図の構成において検出されており、ＯＲ回
路３４に入力されるＭＡＳＫ信号が１となっているので
、譬え、フリップフロップ回路３３のＱ出力がＯとなっ
ても、ＯＲ回路３４の出力はＣＲＣエラー状態を示して
おり、正常でないデータが正常なデータとして取り込ま
れることはなくなる。
〔発明の効果］
本発明のＣＲＣ誤り検出回路によれば、受信データがオ
ール１またはオール０の場合にＣＲＣ誤り無しの状態を
出力することがない。
ール１またはオール０の場合にＣＲＣ誤り無しの状態を
出力することがない。
第１図は本発明の基本構成図、
第２図は、本発明の実施例における０連／１連検出手段
５の構成を示す図、 第３図は、第２図の構成にデータ１が連続して入力され
るときの動作の１例を示す図、第４図は、第２図の構成
にデータ１が連続して入力されるときの動作の１例を示
す図、第５図は、本発明の実施例における、ＣＲＣ誤り
検出のための構成を示す図、 第６図は、従来の光伝送装置の受信部に使用されるＣＲ
Ｃ誤り検出のための構成を示す図、第７図は、ディジタ
ル伝送装置内においてデータ伝送を行う構成の概略を示
す図、そして、第８図は、第７図の通信Ｌ Ｓ、 Ｉに
おけるＣＲＣ誤り検出のための構成を示す図である。 〔符号の説明〕 １−フレーム基準タイミング検出手段、２−ＣＲＣ誤り
検出タイミング発生手段、３−ＣＲＣ余り演算手段、４
−ＣＲＣ演算結果ラッチ手段、訃−０連／１連検出手段
、６−マスク手段、１１．１４−インバータ、１２−Ａ
ＮＤ回路、１５．２２−ＯＲ回路、１３．１６〜２１−
フリップフロップ回路、３０−・−ＣＲＣ演算回路
、３１−Ａ Ｎ Ｄ回路、３２−・−セレクタ、３３−
フリップフロップ回路、３４−ＯＲ回路、３９．−光伝
送路、４０−・−光電変換部、４１−・同期検出部、４
２・−・パターン発生部、４３−ＣＲＣ誤り検出部。
５の構成を示す図、 第３図は、第２図の構成にデータ１が連続して入力され
るときの動作の１例を示す図、第４図は、第２図の構成
にデータ１が連続して入力されるときの動作の１例を示
す図、第５図は、本発明の実施例における、ＣＲＣ誤り
検出のための構成を示す図、 第６図は、従来の光伝送装置の受信部に使用されるＣＲ
Ｃ誤り検出のための構成を示す図、第７図は、ディジタ
ル伝送装置内においてデータ伝送を行う構成の概略を示
す図、そして、第８図は、第７図の通信Ｌ Ｓ、 Ｉに
おけるＣＲＣ誤り検出のための構成を示す図である。 〔符号の説明〕 １−フレーム基準タイミング検出手段、２−ＣＲＣ誤り
検出タイミング発生手段、３−ＣＲＣ余り演算手段、４
−ＣＲＣ演算結果ラッチ手段、訃−０連／１連検出手段
、６−マスク手段、１１．１４−インバータ、１２−Ａ
ＮＤ回路、１５．２２−ＯＲ回路、１３．１６〜２１−
フリップフロップ回路、３０−・−ＣＲＣ演算回路
、３１−Ａ Ｎ Ｄ回路、３２−・−セレクタ、３３−
フリップフロップ回路、３４−ＯＲ回路、３９．−光伝
送路、４０−・−光電変換部、４１−・同期検出部、４
２・−・パターン発生部、４３−ＣＲＣ誤り検出部。
Claims (1)
- 【特許請求の範囲】 受信データのフレームの基準タイミングを検出するフ
レーム基準タイミング検出手段（１）と、受信データの
ＣＲＣ余りを演算するＣＲＣ余り演算手段（３）と、 前記基準タイミングに基づいて前記ラッチするタイミン
グを発生するＣＲＣ誤り検出タイミング発生手段（２）
と、 前記ラッチするタイミングにて前記ＣＲＣ余り演算手段
（３）の演算結果をラッチするＣＲＣ演算結果ラッチ手
段（４）と、 前記受信データにおいて、０に等しいデータが所定の範
囲で連続したこと、または、１に等しいデータが所定の
範囲で連続したことを検出する０連／１連検出手段（５
）と、 前記０に等しいデータが所定の範囲で連続したこと、ま
たは、１に等しいデータが所定の範囲で連続したことを
検出したときに、前記ＣＲＣ演算結果ラッチ手段（４）
の出力をマスクするマスク手段（６）とを有してなるこ
とを特徴とするＣＲＣ誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21152290A JPH0495426A (ja) | 1990-08-13 | 1990-08-13 | Ｃｒｃ誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21152290A JPH0495426A (ja) | 1990-08-13 | 1990-08-13 | Ｃｒｃ誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0495426A true JPH0495426A (ja) | 1992-03-27 |
Family
ID=16607297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21152290A Pending JPH0495426A (ja) | 1990-08-13 | 1990-08-13 | Ｃｒｃ誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0495426A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7751725B2 (en) | 2005-08-10 | 2010-07-06 | Sumitomo Electric Industries, Ltd. | Optical receiver with monitoring unit and a method for detecting consecutive identical state of optical signal |
| US8358938B2 (en) | 2008-10-03 | 2013-01-22 | Sumitomo Electric Industries, Ltd. | Optical receiver able to prevent LOS alarm from malfunctioning |
| KR20210035313A (ko) | 2018-10-01 | 2021-03-31 | 쇼트 니혼 가부시키가이샤 | 보호 소자 |
-
1990
- 1990-08-13 JP JP21152290A patent/JPH0495426A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7751725B2 (en) | 2005-08-10 | 2010-07-06 | Sumitomo Electric Industries, Ltd. | Optical receiver with monitoring unit and a method for detecting consecutive identical state of optical signal |
| US8358938B2 (en) | 2008-10-03 | 2013-01-22 | Sumitomo Electric Industries, Ltd. | Optical receiver able to prevent LOS alarm from malfunctioning |
| KR20210035313A (ko) | 2018-10-01 | 2021-03-31 | 쇼트 니혼 가부시키가이샤 | 보호 소자 |
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