JPH0496573A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、規格の異なったビデオ信号について同期調整
を行う信号処理装置に関し、特にカラーハードコピー機
等の装置に用いて好適なタイミング調整回路に関するも
のである。

〔従来の技術〕

ＣＡＤシステム等においては、ビデオ信号の規格統一が
なされておらず、画素周波数（ピクセルクロツタ周波数
）がホストコンピュータの種類ニより異なっているのが
実状である。このため、アナログビデオ信号をＡ／Ｄ変
換して記憶手段に格納し、且つ再生するような装置、例
えばカラーハードコピー機において、データ互換性の無
いアナログビデオ信号が供給された場合は、画素周波数
の高低に合わせてＡ／Ｄ変換するタイミング（同期）を
調整する必要がある。

そこで従来は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色信
号について、先ず一回のタイミング調整を行ってプリン
トアウトし、その結果を見て必要に応じ再調整を行って
いた。

〔発明が解決しようとする課題〕

しかし、タイミング調整を行い、プリント結果を見て再
調整を行う作業は数分を要するので、各信号について正
確なタイミング調整を行うためには数十分を要してしま
い、作業性がよくなかった。

本発明は前記問題点に鑑みてなされたものであり、その
目的は規格の異なるアナログビデオ信号について、画像
モニターしつつリアルタイムでタイミング調整を行い得
るようにした信号処理装置を提供することにある。

〔課題を解決するための手段〕

本発明に係る目的は、アナログビデオ信号をデジタル信
号に変換して格納し、ハードコピー装置に出力する信号
処理装置について、前記アナログビデオ信号の同期信号
に基づき画素周波数信号を発生する信号発生回路、前記
画素周波数信号の遅延時間を選択的に遅延させるとと共
に、遅延画素周波数信号をＡ／Ｄ変換器や信号伝達を制
御するラッチ回路等に供給してＡ／Ｄ変換等のタイミン
グを調整する遅延回路、更に遅延画素周波数信号に同期
した画像をモニターするモニター装置等を設けることに
よって達成される。

〔作用〕

前記構成の信号処理装置によれば、アナログビデオ信号
からデジタル信号への変換タイミング、ラッチ回路によ
る信号伝達のタイミングが遅延画素周波数信号によって
制御されることになり、デジタル信号をＤ／Ａ変換して
得た画像をモニターしつつ遅延時間を制御して最適タイ
ミングに合わせることができる。

従って、この信号処理装置を適用したカラーハードコピ
ー機等おいては、規格の異なったアナログビデオ信号が
供給されても、リアルタイムで同期合わせを行い得るよ
うになり、作業性の向上と互換性の向上とを図ることが
できる。

〔実施例〕

以下、図面を参照して本発明を適用したタイミング調整
回路の一実施例を説明する。尚、本実施例はアナログビ
デオ信号をＡ／Ｄ変換して記憶すると共に、これを読み
出してプリントアウトするカラーハードコピーにタイミ
ング調整回路を設けたものであり、第１図はカラーハー
ドプリンタの要部とタイミング調整回路とを図示したも
のである。

先ず、回路構成を大別して説明すると、ビデオ信号処理
系Ｉ、タイミング調整系■、モニター系■により構成さ
れている。ビデオ信号処理系Ｉ、タイミング調整系■は
、各色信号Ｒ，，Ｇ、Ｂについて設けられるのであるが
、本実施例では色信号Ｒについて図示及び説明を行う。

ビデオ信号処理系Ｉにおいて、■はＡ／Ｄ変換器１であ
り、アナログビデオ信号Ｒを例えば８ビツトのデジタル
ビデオ信号にＡ／Ｄ変換するように構成されている。ラ
ッチ回路２はデータ転送を制御するものであり、ラッチ
回路３ａ〜３ｄはデジタルビデオ信号をメモリ回路４の
所定アドレスに格納するために設けたものである。尚、
アドレス回路３ａ〜３ｄの設置数は４個に限定されず、
メモリ回路４の構成によって自在に変更される。

５はデータバスであり、メモリ回路４に格納されたビデ
オ信号を読み出してプリント制御系（図示せず）に伝達
するものであ。コントローラ６はＣＰＵ等により構成さ
れ、メモリ回路４のデータ格納、データバス５へのデー
タ読み出し、後述するタイミング調整系■の制御を統括
的に行うものである。

タイミング調整系■は、ピクセルクロック発生回路１１
、例えば６個の遅延回路１２により構成されている。ピ
クセルクロック発生回路１１は、本発明でいう画素周波
数信号（ピクセルクロック信号）を水平同期信号ＨＤ、
垂直同期信号ＶＤに対応して発生するものである。従っ
て、ビデオ信号がＮＴＳＣテレビ信号のように規格統一
されていなくても、供給されるビデオ信号の同期信号に
対応したピクセルクロック信号が得られる。

遅延回路１２は、各ピクセルクロツタ信号を例えば１ナ
ノ秒（以下、単位をｎＳで示す）毎に１０段階に遅延す
る１０のデイレイライン１３、セレクタ１４により構成
されている。そして、遅延時間の選択は前記コンローラ
６により行われ、遅延したピクセルクロック信号が本発
明でいう遅延画素周波数信号に相当する。尚、遅延回路
１２の数はＡ／Ｄ変換器、ラッチ回路等の数に対応して
設けられるものであり、図示した６個に限定されるもの
ではない。

モニター系■は、同期調整を行う際の画像をモニターす
るために設けられたものであり、４個のラッチ回路２１
ａ〜２１ｄ、ラッチ回路２２、Ｄ／Ａ変換器２３、デイ
スプレィ装置２４により構成されている。

次に、回路動作を説明する。

１フレ一ム分のアナログビデオ信号Ｒは、Ａ／Ｄ変換器
１に順次供給され、Ａ／Ｄ変換器１は８ビツトのデジタ
ル色信号に変換してラッチ回路２に供給する。ラッチ回
路２は、デジタル色信号を所定周期毎に各ラッチ回路３
ａ〜３ｄに供給し、各ラッチ回路３ａ〜３ｄは、デジタ
ル色信号を分割してメモリ回路４の各アドレスに格納す
るように動作する。

この際、タイミング調整系■が下記のように動作し、画
像をモニターしながら、換言すればリアルタイムで画像
の同期調整を行う。

即ち、ピクセルクロツタ発生回路１１は、垂直同期信号
ＶＤ、水平同期信号ＨＤの周期に対応してピクセルクロ
ツタ信号を発生する。ピクセルクロツタ信号は、６個の
遅延回路１２に供給される。

各遅延回路１２は、プレイライン１３によりｌｎＳずつ
遅延したピクセルクロツタ信号をセレクタ１４に供給す
る。

仮りに、一番人側のプレイライン１３が１ｎＳ遅延する
ラインであり、コントローラ６によりセレクタ１４が一
番左側のプレイライン１３を選択したとすれば、１ｎＳ
遅延したピクセルクロック信号が、ビデオ信号処理系Ｉ
を構成するＡ／Ｄ変換器１、ラッチ回路２、ラッチ回路
３ａ〜３ｄ、更にモニター系を構成するラッチ回路２１
ａ〜２１ｄ、ラッチ回路２２、Ｄ／Ａ変換器２３に供給
される。

この結果、Ａ／Ｄ変換器１においては、１ｎＳ遅延した
ピクセルクロツタ信号に同期してＡ／Ｄ変換を行い、各
ラッチ回路２．３ａ〜３ｄもラッチ動作を行う。そして
、同期が１ｎＳ遅延したデジタル色信号がモニター系■
に伝達される。モニター系■においても、１ｎＳ遅延し
たピクセルクロック信号に同期したラッチ動作とＤ／Ａ
変換が行われ、デイスプレィ装置２４にアナログビデオ
信号に基づいた画像が映し出される。

この際、タイミングが合っていなければ映し出された画
像が乱れ、タイミングが合っていれば画像乱れがない。

従って、画像乱れの有無をモニターし、乱れが有る場合
は乱れをモニターしながらコントローラ６によりセレク
タ１４を切り換え駆動する。そして乱れのないプレイラ
イン１３の選択、換言すればピクセルクロツタ信号の遅
延時間を選択し、乱れが無くなった時点で選択動作を停
止する。

この時点では、画像モニターは不要になるので、モニタ
ー系の駆動を停止する。更に、同期合わせの行われたデ
ジタル色信号をメモリ回路４に格納する。

このように、ピクセルクロツタ信号の遅延をコントロー
ルすることにより乱れの無いデジタル色信号を得ること
ができる。そして、格納されたデジタル色信号をメモリ
回路から読み出してプリントすれば、タイミング調整の
行われた画像をプリントすることができる。従って、プ
リント結果を見ながらタイミング調整を行う等の面倒な
手間が不要になる。

次に、第２図を参照して遅延回路Ｉ２の他の例を説明す
る。

前記実施例では、セレクタ１４の切り換えをコントロー
ラ６により行っていた。しかし、セレクタ１４について
第２図に示すようにデイツプスイッチ１５を設けた構造
でもよい。この構成によれば、前記同様にモニター画像
を見ながら、デイツプスイッチ１５を手動操作してセレ
クタ１４を切り換え、最適のプレイライン１３の選択を
行うことができる。

以上に本発明の詳細な説明したが、本発明は前記に限定
されず、種々の変形が可能である。

又、モニター系■の駆動と駆動停止は、デジタル信号の
供給と遮断の制御、電源の供給と遮断制御等の何れであ
ってもよい。

〔発明の効果］ 以上に説明したように、本発明に係る信号処理装置によ
れば、供給されるアナログビデオ信号の同期信号に対応
してリアルタイムで画像モニターを行いつつＡ／Ｉ）変
換や信号伝達のタイミングを制御することができる。

従って、アナログビデオ信号に基づいて画像のハードコ
ピーを行う装置に規格の異なったアナログビデオ信号が
供給されても、タイミング調整が簡単に行われ、タイミ
ング調整の作業性が向上する。

【図面の簡単な説明】

第１図は本発明を適用したイ計！処理回路の一実施例を
示す回路図、 第２図は遅延回路の他の構成を示す回路図である。 図中の符号： １；Ａ／Ｄ変換器、 ２．３ａ〜３ｄ、２１　ａ　〜２１　ｄ、２２；ラッチ
回路、４；メモリ回路、 １１；ピクセルクロック発生回路、 ；遅延回路、 ；プレイライン、 ；セレクタ、 ；Ｄ／Ａ変換器、 ；デイスプレィ装置、 ビデオ信号処理系、 タイミング調整系、 モニター系。

Claims (1)

1. 【特許請求の範囲】 アナログビデオ信号をデジタル信号に変換して記憶手段
   に格納し、ハードコピー装置に出力する信号処理装置に
   おいて、 前記アナログビデオ信号の同期信号に基づき画素周波数
   信号を発生させ、該画素周波数信号を所望時間遅延させ
   て得た遅延画素周波数信号により前記アナログビデオ信
   号からデジタル信号へ変換する際のタイミングを制御す
   ると共に、前記デジタル信号に基づいた画像をモニター
   しつつ前記遅延周波数信号の遅延を制御するように構成
   した信号処理装置。