JPH0496618A - 半導体遮断器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野１ この発明は、直流電力ラインの過電流を検出して高速で
遮断する半導体遮断器に関するものである。

〔従来の技術］ 従来のこの種の半導体遮断器上して、第７図の構成のも
のかあった。

第７図において、（１）は被遮断ライン、（２）はトラ
ンジスタ、（３）はＦＥＴ、（６）は電流検出器（７）
はコンパレータ、（８）は駆動回路、　（１，１）は第
１の抵抗、　（１２）はスナバ回路、　（１３）はスナ
バ回路を構成する第２の抵抗、　（１４）はスナバ回路
を構成するキャパシタ、　　（１，５）は還流ダイオー
ド、　ＶＲＦＦは基準電圧、１．は被遮断ライン（１）
を流れる電流である。

次に動作について説明する。被遮断ライン（１）には、
ダーリントン接続を構成するトランジスタ（２）とＦ　
Ｅ　Ｔ　（３）かオン状態のとき、電流（Ｉ、）か流れ
ている。その電流値は電流検出器（６）によりその値か
検出され、電圧信号に変換されてコンパレータ（７）の
負端子に入力される。コンパレータ（７）の正端子には
基準電圧（Ｖ　、　ｒ：　１．　）が入力されており、
電流（１，、）か定められた定格値の範囲内にあるとき
は、電流検出器（６）の出力電圧よりも基準電ＦＥ（１
’、Ｆ−）の方が高い値になる。この時、コンパレータ
（７）の出力はハイレベルとなり、駆動回路（８）はＦ
　Ｅ　Ｔ　（３）のゲート・ソース間にオン電圧を供給
し続けるので、ＦＥＴ（３）はオン状態を保つ。

モしてＦ　Ｅ　Ｔ　（３）の出力電流がトランジスタ（
２）のベース電流を供給するので、トランジスタ（２）
もオン状態を保つ。

次に電流（Ｉ　ｔ−）か上昇し、定格値を越えて遮断す
べき電流値に達した場合、電流検出器（６）の出力電圧
が基準電圧（Ｖ＊＝Ｆ）よりも高い値となり、コンパレ
ータ（７）の出力は反転してローレベルとなる。

その結果、１動回路（８）かオン電圧の供給を止めるた
め、ＦＥＴ（３）はオフし、従ってトランジスタ（２）
もオフ状態となるので電流（１１）は遮断されるっなお
、コンパレータ（７）はヒステリノス特性を持っており
　電流（＋、、）か遮断された後もローレベルを維持し
続けるので、トランジスタ（２〕およびＦ　Ｅ　Ｔ　（
３）のオフ状態は継続する。

なお、第１の抵抗（１１）は、遮断時にトランジスタ（
２）のベース蓄積電荷を放電させる役目を持っているっ また高速で電流を遮断する場合、遮断時の大きなｄｌ／
ｄｔと被遮断ライン（１）の持つ浮遊インダクタンスの
ため高いサージ電圧が発生し、トランジスタ（２）およ
びＦ　Ｅ　Ｔ　（３）を破壊する恐れかある。そこでサ
ージ電圧を吸収してトランジスタ（２）およびＦ　Ｅ　
Ｔ　（３）を保護するために１第２の抵抗（１３）とキ
ャパシタ（１４）から銭るスナバ回路（１２）を用いて
いる。

また還流ダイオード（１５）は、トランジスタのコレク
タ・エミッタ間に逆電圧か加わった場合にオンして、ト
ランジスタを逆電圧破壊から保護する役目を持つ。

以上の動作を第８図および第９図を用いて説明する。第
８図は短絡負荷をもつ電力系統図であり（ＩＪは被遮断
ライン、　（１，６）は定電圧源、　（１，７）は半導
体遮断器、　（１８）は短絡負荷である。第９図は負荷
短絡における動作波形である。図において、電流値（１
，ｈ）は電流遮断レベルである。これは、半導体遮断器
か遮断動作に移る電流レベルであり基準電圧（ＶＲ，、
、、）に相当する電流値である。また時間（１，）は、
負荷短絡か発生した時間である。

さて時間（１，）に短絡負荷（１８）か短絡すると、被
遮断ライン（１）のもつラインインダクタンスと定電圧
源（１６）の電圧値で決まる一定の増加率で電流（Ｉ　
、、　）か増加する。そして電流（丁ｔ、　）か電流遮
断レベル（１，ｈ）に達すると遮断器（１７）は遮断動
作を行う。

以上から明らかなように、従来の半導体遮断器はピーク
・カント方式の遮断器である。

ここで、従来の半導体遮断器の負荷として容量性負荷を
接続した場合を、第１０図および第１１図に示す。第１
０図は容量性負荷をもっ電力系統図であり、（１）は被
遮断ライン、　（１，６）は定電圧源（１７〕は半導体
遮断器、　（１９）は負荷抵抗、　（２０）は容量性負
荷、　　（２１）はスイッチ、　（Ｌ、）は被遮断ライ
ン（１）を流れる電流である。第１１図およびスイッチ
（２Ｉ）により容量性負荷（２０）を接続した場合の動
作波形を示している。ここで１４．は容量性負荷（２ｏ
）の充電電流のピーク値、　Ｌｈｌ、　Ｌｈ２はそれぞ
れピーク値（■、）より大きな電流遮断レベルおよび小
さい電流遮断レベルである。そして、半導体遮断器（１
７）の電流遮断レベルが（１，ｈ、）の場合の電流（Ｔ
１）の波形を実線で、電流遮断レベルか（■、５□）の
場合の電流（Ｔ１）の波形を破線で示している。また時
間（ｔｌ）は、スイッチ（２１）により容量性負荷（２
０）を接続した時間である。

第１１図より明らかなように、電流遮断レベルか（Ｉ＝
ｈ１）でピーク値（■、）より大きい場合、容量性負荷
（２０）の充電中に半導体遮断器（１７）遮断動作は行
わす、充電終了後も７負荷抵抗（１９）に電流（１１）
は供給され続ける。しかし電流遮断レベルか（１，□２
）てビ〜り値（Ｌ、）より小さい場合、電流（Ｔ１）が
容量性負荷（２０）の充電に伴って１−ｎシていき、電
流遮断レベル（１，、、、、）に達したところで半導体
遮断器（１７）は遮断動作を行うことかわかる。この後
者の場合は１電力系統に短絡事故なとの胃常か発生して
いないのに遮断動作をしており、電力系統から見れば半
導体遮断器（１７）の誤動作か発生しているということ
になる。

〔発明か解決しようとする課題］ 従来の半導体遮断器は以上のようにピーク・カント方式
で構成されているため、容量性負荷を接続すると誤動作
する場合かあった。また、この誤動作を避けるためには
電流遮断レベルを大きな値に設定しなければならないの
で、それだけ大きな電流容量を持つ半導体素子か必要に
なるなとの課題かあった。

この発明は、上記のような課題を解消するためになされ
たもので、容量性負荷の接続にも対応できて誤動作しな
い半導体遮断器を得ることを目的とする。

［課題を解決するための手段１ この発明における半導体遮断器は、トランジスタのコレ
クタにトレインか接続された第２のＦＥＴと、第２のＦ
　Ｅ　Ｔのソースとトランジスタのベースの間に接続さ
れた第３の抵抗と、コンバータの信ぢ−を入力とし、電
流検出器の出力は基準電圧を越えているという信号をコ
ンパレータが出力し続ける時間を計測して、第２のＦＥ
Ｔのオン・オフ信号を発生する時計測回路と９時計測回
路の信号を入力とし、出力のホット側が第２のＦＥＴの
ゲートに接続され、出力のリターン側がトランジスタの
ベースに接続された第２の馴動回路とを備えたものであ
る。

また、この発明におけるもう１つの半導体遮断器は、第
１のトランジスタのコレクタにコレクタか接続された第
３のトランジスタと、第３のトランジスタのエミッタと
第１のトランジスタのベースの間に接続された第３の抵
抗と、コンパレータの信号を入力とし、電流検出器の出
力は基準電圧を越えているという信号をコンパレータが
出力し続ける時間を計測して、第３のトランジスタのオ
ン・オフ信号を発生する時計測回路と１時計測回路の信
号を入力とし、出力のホット側が第３のトランジスタの
ベースに接続され、出力のリターン側が第１のトランジ
スタのベースに接続された第２の駆動回路とを備えたも
のである。

〔作用］ この発明における半導体遮断器は、電流検出器の出力か
基準電圧を越えた場合、第１のＦＥＴはオフ状態となり
、第２のＦＥＴのみかトランジスタにベース電流を供給
することになる。しかし第２のＦＥＴのドレイン電流は
、そのソースとトランジスタのベースの間に接続された
第３の抵抗による電圧負帰還のため定電流となる。従っ
てベース電流か一定になるのでトランジスタの出力電流
すなわち被遮断ラインを流れる電流は一定値に制限され
ることになる。（以後、この一定値を限流値と呼ぶ。）
そして時計測回路は、電流検出器の出力が基準電圧を越
えた時を起点として時間を計測しており、ある規定時間
に達すると第２の駆動回路は第２のＦＥＴをオフし、電
流は遮断される。

（以後、この規定時間のことを限流時間と呼ぶ。）また
、この発明におけるもう１つの半導体遮断器は、電流検
出器の出力か基準電圧を越えた場合筒２のトランジスタ
はオフ状態となり、第３のトランジスタのみが第１のト
ランジスタにベース電流を供給することになる。しかし
第３のトランジスタの出力電流は、そのエミッタと第１
のトランジスタのベースの間に接続された第３の抵抗に
よる電圧負帰還のため定電流となる。従ってベース電流
が一定になるので第１のトランジスタの出力電流すなわ
ち被遮断ラインを流れる電流は一定値（限流値）に制限
されることになる。そして時計測回路は、電流検出器の
出力が基準電圧を越えた時を起点として時間を計測して
おり、ある規定時間（限流時間）に達すると第２の駆動
回路は第３のトランジスタをオフし、電流は遮断される
。

以−ヒのようにこの発明における半導体遮断器は電流検
出器の出力か基準電圧を越えた場合即座に遮断するので
はなく、ある限流時間の間は被遮断ラインを流れる電流
を限流値になるよう制御をかけて流し続けるので、電流
遮断レベルを大きくすることなく容量性負荷に対応する
ことかできる。

「実施例〕 以下、この発明の一実施例を説明する。第１図において
、（１）は被遮断ライン、（２）は半導体遮断素子とし
てのトランジスタ、（３）は第１のＦＥＴ、（４）は第
２のＦＥＴ、（５）は第３の抵抗、（６）は電流検出器
、（７）はコンパレータ、（８）は第１の駆動回路、（
９）は、時計測回路、　（１０）は第２の駆動回路、　
（１１）は第１の抵抗、　（１２）はスナバ回路（１３
）はスナバ回路を構成する第２の抵抗、　（１４）はス
ナバ回路を構成するキャパシタ、　（１５）は還流ダイ
オード、　ＶＲＦＦは基準電圧、ｒｌは被遮断ライン（
１）を流れる電流、　Ｉｏｌは第１のＦ　Ｅ　Ｔ　（３
）のドレイン電流、　Ｉｎ２は第２のＦ　Ｅ　Ｔ　（４
）のドレイン電流■、はトランジスタ（２）のベース電
流である。

次に動作について説明する。なお、第１の抵抗（１１）
、　　スナバ回路（１２）、スナバ回路を構成する第２
の抵抗（１３）、　　スナバ回路を構成するキャパシタ
Ｃ＋４）、還流ダイオード（１，５）、基準電圧（ＶＲ
，−、、、、）の動作は、従来の構成と同しである。

ます、被遮断ライン（１）には、定格以下の電流（■１
〕か流れているとする。この時、ダーリントン接続を構
成するトランジスタ（２）と第１のＦＥＴ（３）および
第２のＦ　Ｅ　Ｔ　（４）はすへてオン状態になってい
る。電流（■１）は電流検出器（６）によりその値か検
出され、電圧信号に変換されてコンパレータ（７）の負
端子に入力される。コンパレータ（７）の正端子には基
準電圧（ＶＰ、□）か入力されており電流（１，、）か
定められた定格値の範囲内にあるときは、電流検出器（
６）の出力電圧よりも基準電圧（ＶＲＦＦ）の方か高い
値になる。今、電流（■、）は定格以下なので、コンパ
レータ（７）の出力はハイレベル、：！：なり、第１の
駆動回路（８）は第１のＦ　Ｅ　Ｔ　（３）のゲート・
ソース間にはオン電圧を供給し続は第１のＦ　Ｅ　Ｔ　
（３）はオン状態を保つ。また９時計測回路（９）はコ
ンパレータ（７）がハイレベルの時はそのままハイレベ
ルを出力し、第２の駆動回路（１０）は第２０Ｆ　Ｅ　
Ｔ　（４）のゲートにオン電圧を供給し続け、第２のＦ
　Ｅ　Ｔ　（４）はオン状態を保つ。

従って第１のＦ　Ｅ　Ｔ　（３）のドレイン電流（１，
、、）および第２のＦ　Ｅ　Ｔ　（４）のドレイン電流
（１，２）かトランジスタ（２）にベース電流（■、）
を供給するのでトランジスタ（２）もオン状態を保つ。

次に電流（■１）か上昇し、定格値を越えて遮断すべき
電流値に達した場合、電流検出器（６）の出力電圧が基
準電圧（ｖＲＦ、）よりも高い値となり、コンパレータ
（７）の出力は反転してローレベルとなる。

その結果、第１の駆動回路（８）は即座にオン電圧の供
給を停止し、第１のＦ　Ｅ　Ｔ　（３）はオフ状態とな
る。しかし１時計測回路（９）はコンパレータ（７）の
出力かハイからローへ反転したときを起点として時間を
計測し、限流時間に達するまではノ＼イレベルを出力し
続ける。従って第２の駆動回路（１０）は第２のＦ　Ｅ
　Ｔ　（４）をオン状態に保ち続け、第２のＦ　Ｅ　Ｔ
　（４）のトレイン電流（Ｉｏ２　）かトランジスタ（
２）にベース電流（■、）を供給するので、トランジス
タ（２）もオン状態を保ち続ける。そして限流時間に達
すると９時計測回路（９）の出力は反転してローレベル
となり、第２のＦＥＴ（／ｌ）はオフ状態となるので、
トランジスタ（２）もオフ状態となり、電流（■１）は
遮断される。

さて、第１のＦ　Ｅ　Ｔ　（３）かオフして、第２のＦ
ＥＴ（４）のみでトランジスタ（２）を駆動している。

限流時間中の場合を考える。第２のＦ　Ｅ　Ｔ　（４）
はそのソースに直列に第３の抵抗（４）か接続されてい
る。そして、この第３の抵抗（４）にドレイン電流（ｒ
Ｄ２）が流れると電圧降下を発生する。ここで第３の抵
抗（４）の抵抗値を（Ｒ）、第２のＦＥＴ（４）のゲー
ト・ソース間電圧を（Ｖ、、、、、）、第２の駆動回路
（１０）のハイレベル時の出力電圧を（ＶｃＢ　）とす
ると Ｖｃｓ＝Ｖｃ＋＋−Ｉｏ２”Ｒ−−−−−−（１）であ
る。上式から明らかなように、ドレイン電流（丁、２　
）が大きくなると、第３の抵抗（４）に発生する電圧降
下により、ゲート・ソース間電圧（Ｖ６．）か小さくな
る。しかし、ゲート・ソース間電圧（■６５）が第２の
ＦＥＴのスレッショルド電圧以下になるようなドレイン
電流（１，２）は流れ得ない。すなわち、第３の抵抗（
４）に発生する電圧降下の電圧色帰還により、トレイン
電流（Ｉｏ、、　）は一定値となる。そして、トレイン
電流（丁、、２）か一定であれば、トランジスタ（２）
のベース電流（Ｉｌｌ）も一定である。ここで、トラン
ジスタ（２）の直流電流増幅率を（ｈ、、、、、　）と
すると １、、＝ｈＦＦ−１，（＝１．、、、、、）−・−・−
（２）であるので、ラインに流れる電流（Ｉ　＋、　）
は、限流時間中は、一定値になる。以後、この一定の電
流値を限流値（１，、、、、、）、限流値Ｃ１，、、、
、、）に制限する動作を限流動作と呼ぶ。

なお、限流値（１，、、、、、）は、コンパレータ（７
）の出力が反転する電流遮断レベル（１，、）よりも大
きな値に設定されている。そして、限流動作中に電流（
Ｉ　１．、　）か限流値（１，−、、、）より減少して
きて電流遮断レベル（Ｉ、ｈ）ｕ下になった場合、コン
パレータ（７）は再びハイレベルを出力し、第１の駆動
回路（８）は第１のＦ　Ｅ　Ｔ　（３）をオン状態にす
るとともに７時計測回路（９）の時間測定をリセットす
る。

以上の動作について、負荷短絡か起こった場合を第２図
および第３図に示す。第２図は短絡負荷をもつ電力系統
図であり、（１）は被遮断ライン（１６）は定電圧源、
　（１７）は半導体遮断器、　（１８）は短絡負荷であ
る。第３図は負荷短絡における各部の動作波形である３
、ここで１時間（１，、）は負荷短絡か起こった時間９
時間（ｔ＋１．Ａ）は、あらかしめ規定されている限流
時間を示す。図より９時間（１，、）に負荷短絡か起こ
り、電流（Ｉ、）か被遮断ライン（１）のラインインダ
クタンスと定電圧源（１６）の電圧値で決まる増加率で
増加していく。電流遮断レベル（■ｌｈ）を越えても、
限流動作中は限流値（１，、、、、）に制限された電流
（Ｉ　ｔ、　）か流れ、限流時間（ｔ、１□）に達する
と１遮断器作を行うことがわかる。

次に、半導体遮断器の負荷として、容量性負荷を接続し
た場合を第４図および第５図に示す。第４図は容量性負
荷をもつ電源系統図であり、（１）は被遮断ライン、　
（１６）は定電圧源、　（１７）は半導体遮断器、　（
１９）は負荷抵抗、　（２０）は容量性負荷、（２１）
はスイッチ、（■５、）は被遮断ライン（１）を流れる
電流である。第５図はスイッチ（２１）により容量性負
荷（２０）を接続した場合の電流（１１）の波形を示し
ている。また時間（ｔｌ）は、スイッチ〔２１）により
容量性負荷（２０）を接続した時間である。図より、容
量性負荷（２０）の充電電流か電流遮断レベル（１，ｈ
）を越えると、半導体遮断器は限流動作に移行し限流値
（Ｌ、、、、、ｌ）による定電流充電か行われる。そし
て、充電か進み、充電電流か限流時間（ｔｌ、＋ｕ）内
に電流遮断レベル（１，、）以下になると、遮断動作は
行われず、負荷抵抗（１９）に電／Ｍ（丁ｒ、　）か供
給され続けることかわかる。このことは、充電電流のピ
ーク値が電流遮断レベル（１，ｈ）を越える容量性負荷
（２０）の場合でも、限流値（Ｉ　、、　、、ｉ＆ｌ）
と限流値（１＋、）を選へは従来の半導体遮断器のよう
な誤動作をせず、また、トランジスタの電流容量も限流
値（■１ＬＩｉｌ）を保証すれば良いことを意味する。

また、この発明におけるもう１つの半導体遮断器の一実
施例を第６図に示す。第６図において（１）は被遮断ラ
イン、（２）は半導体遮断素子としての第１のトランジ
スタ、（５）は第３の抵抗、（６）は電流検出器、（７
）はコンパレータ、（８）は第］の駆動回路、（９）は
時計測回路、　（１，０）は第２の駆動回路、　（１１
）は第１の抵抗、　（１２）はスナバ回路（１３）はス
ナバ回路を構成する第２の抵抗、　（１，４）はスナバ
回路を構成するキャパシタ、　（１５）は還流ダイオ−
Ｆ、　（２２）は第２のトランジスタ　（２３）は第３
のトランジスタ、ｖＲ４１は基準電圧。■１は被遮断ラ
イン（１）を流れる電流である。

これは、第１図における第１のＦ　Ｅ　Ｔ　（３）を第
２のトランジスタ（２２〕に、第２のＦ　Ｅ　Ｔ　（４
）を第３のトランジスタ（２３）に置換したものに等し
く動作についても第１図の実施例の場合と同様である。

この場合、第１図の実施例における式（１）に対しては
、第２の駆動回路（１０）のハイレベル時の出力電圧を
■１４．第３のトランジスタ（２３）のベース・エミッ
タ間電圧および出力電流をそれぞれｖ、、、　ｒｆｌＬ
ＩＴ　とすると Ｖｌｌ、−Ｖ、、−Ｌ、、、−Ｒ（３）となる。従って
、電圧負帰還により、第３のトランジスタ（２３）の出
力電流（Ｌ、１１．）は定電流となり限流遮断動作か可
能となる。

〔発明の効果〕

以」二のように、この発明によれば、遮断方式として、
ピーク・カント方式ではなく、限流動作を行うように構
成したので、電流遮断レベルを越える充電電流を必要と
する容量性負荷にも対応でき誤動作をしない半導体遮断
器か得られるという効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体遮断器を示す
接続図、第２図は短絡負荷をもつ電力系統図、第３図は
この発明の一実施例における負荷短絡時の各部の動作波
形図、第４図は容量性負荷をもつ電力系統図、第５図は
、この発明の一実施例における容量性負荷接続時の各部
の動作波形図第６図はこの発明の他の実施例による半導
体遮断器を示す接続図、第７図は従来の半導体遮断器を
示す接続図、第８図は短絡負荷をもつ電力系統図第９図
は従来例における負荷短絡時の動作波形図第１０図は容
量性負荷をもつ電力系統図、第１１図は　この発明の一
実施例にむける容１賀性色荷接続時の動作波形図である
、 （１）は彼ｅ断ライ／、　（２）は半導体遮断器−Ｅと
してのトランジスタ　（３）は第１のＦｒ：Ｔ、（４）
は第２のＦＥＴ、（５）は第３の抵抗　（６）は電流’
４　出器、　（７）はコンパレータ、（８）は駆動回路
（９）は時計測回路、　（１，０）は第２の１動回路、
　（１１）は第１の抵抗、　（１，２）はスナバ回路　
（Ｉ３）はスナバ回路を構成する第２の抵抗、　（＋４
）はスナバ回路を構成するキャパシタ　（Ｉ５）は還流
グイオート、（１６）は定電圧源　（１７）は遮断器、
　（１，８）は短絡負荷（１９）は抵抗負荷、　（２０
）は容量性負荷、　（２１，１はスイッチ、　　（２２
）は第２のトランジスタ、　　（２３）は第３のトラン
ジスタ、　（Ｖｈｌ、）は基＄電圧、　　（Ｌ−）は被
遮断ライン（１）ヲ流しル電流、　（ｒｎｌ）ハ第］、
　（７）　Ｆ　Ｅ　Ｔ（３’）　（１７）　）”　レイ
ン電流、　（Ｌ、２）ｒ、を第２のＦＥＴ（４）のドレ
イ／電流、　　（ｒ　Ｒ）はトランジスタ（２）のベー
スミ流、　（Ｕ、、、、ｌ、ｌ）は限流値、　（ｔ＋１
ｉｉ）は限流時間（ｒ、）は容量性負荷の充電電流のピ
ーク値、　（１，、、）は電流遮断レベル、　（１，、
）は負荷短絡か発生した時間 （ｔ ）は容量性負荷を接続した時間である。 なお 図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体遮断素子としてのトランジスタと、そのト
   ランジスタのコレクタにドレイン、ベースにソースが接
   続された第１のＦＥＴと、上記トランジスタの出力電流
   を検出する電流検出器と、電流検出器の出力信号と基準
   電圧を比較してその大小関係より上記第１のＦＥＴのオ
   ン・オフ信号を発生するコンパレータと、コンパレータ
   の信号を入力とし、出力のホット側が上記第１のＦＥＴ
   のゲートに接続され、出力のリターン側が上記第１のＦ
   ＥＴのソースに接続された第１の駆動回路と、上記トラ
   ンジスタのベース・エミッタ間に接続された第１の抵抗
   と、第２の抵抗とキャパシタの直列接続により構成され
   、上記トランジスタのコレクタとエミッタに並列に接続
   されたスナバ回路と、上記トランジスタのコレクタにカ
   ソード、エミッタにアノードが接続された還流ダイオー
   ドからなる半導体遮断器において、上記トランジスタの
   コレクタにドレインが接続された第２のＦＥＴと、第２
   のＦＥＴのソースと上記トランジスタのベースの間に接
   続された第３の抵抗と、上記コンパレータの信号を入力
   とし、上記電流検出器の出力は基準電圧を越えていると
   いう信号を上記コンパレータが出力し続ける時間を計測
   して、上記第２のＦＥＴのオン・オフ信号を発生する時
   計測回路と、時計測回路の信号を入力とし、出力のホッ
   ト側が上記第２のＦＥＴのゲートに接続され、出力のリ
   ターン側が上記トランジスタのベースに接続された第２
   の駆動回路とを備えたことを特徴とする半導体遮断器。
2. （２）半導体遮断素子としての第１のトランジスタと、
   その第１のトランジスタのコレクタとベースにそれぞれ
   コレクタ、エミッタが接続された第２のトランジスタと
   、上記第１のトランジスタの出力電流を検出する電流検
   出器と、電流検出器の出力信号と基準電圧を比較してそ
   の大小関係より上記第２のトランジスタのオン・オフ信
   号を発生するコンパレータと、コンパレータの信号を入
   力とし、出力のホット側が上記第２のトランジスタのベ
   ースに接続され、出力のリターン側が上記第２のトラン
   ジスタのエミッタに接続された第１の駆動回路と、上記
   第１のトランジスタのベース・エミッタ間に接続された
   第１の抵抗と、第２の抵抗とキャパシタの直列接続によ
   り構成され、上記第１のトランジスタのコレクタとエミ
   ッタに並列に接続されたスナバ回路と、上記第１のトラ
   ンジスタのコレクタにカソード、エミッタにアノードが
   接続された還流ダイオードからなる半導体遮断器におい
   て、上記第１のトランジスタのコレクタにコレクタが接
   続された第３のトランジスタと、第３のトランジスタの
   エミッタと上記第１のトランジスタのベースの間に接続
   された第３の抵抗と、上記コンパレータの信号を入力と
   し、上記電流検出器の出力は基準電圧を越えているとい
   う信号を上記コンパレータが出力し続ける時間を計測し
   て、上記第３のトランジスタのオン・オフ信号を発生す
   る時計測回路と、時計測回路の信号を入力とし、出力の
   ホット側が上記第３のトランジスタのベースに接続され
   、出力のリターン側が上記第１のトランジスタのベース
   に接続された第２の駆動回路とを備えたことを特徴とす
   る半導体遮断器。