JPH051652B2 - - Google Patents
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- JPH051652B2 JPH051652B2 JP60103311A JP10331185A JPH051652B2 JP H051652 B2 JPH051652 B2 JP H051652B2 JP 60103311 A JP60103311 A JP 60103311A JP 10331185 A JP10331185 A JP 10331185A JP H051652 B2 JPH051652 B2 JP H051652B2
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- Japan
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- gate
- voltage
- mosfet
- bifet
- modulation type
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Emergency Protection Circuit Devices (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は導電変調型MOSFETの過電流保護回
路に関する。
路に関する。
導電変調型MOSFETはMOSゲート入力を有
し、バイポーラ・モードて動作するFETであり、
スイツチング速度が速く、しかもオン電圧が低い
という長所をもつている。このため、従来のバイ
ポーラトランジスタやMOSFETでは不可能であ
つた大電力の高周波コントロールが可能となり、
各種装置の小型化、低コスト化が図られる。以下
本明細書では、この導電変調型MOSFETを
BIFET（Bipolar mode FET）と略称する。
し、バイポーラ・モードて動作するFETであり、
スイツチング速度が速く、しかもオン電圧が低い
という長所をもつている。このため、従来のバイ
ポーラトランジスタやMOSFETでは不可能であ
つた大電力の高周波コントロールが可能となり、
各種装置の小型化、低コスト化が図られる。以下
本明細書では、この導電変調型MOSFETを
BIFET（Bipolar mode FET）と略称する。
第４図はBIFETの基本的なチヨツパ回路であ
る。図において１がBIFETであり、このBIFET
１のオン、オフにより直流電源２から負荷３に電
力を供給するようになつている。BIFET１をオ
ン、オフ制御するゲート信号発生回路は、
BIFET１のゲートに正の電圧を供給するゲート
電源４、負の電圧を供給するゲート電源５、制御
信号入力端子１０に入る制御信号を増幅するバイ
ポーラトランジスタ６〜９により構成される。こ
のゲート信号発生回路の制御信号入力端子１０に
正の信号を与えると、トランジスタ６及び７がオ
ンしてゲート電源４から正の電圧が出力端子１１
を介してBIFET１のゲートに供給され、BIFET
１はターンオンする。制御信号入力端子１０に負
の信号を入力すると、トランジスタ８及び９がオ
ンしてゲート電源５からの負の電圧が出力端子１
１を介してBIFET１のゲートに供給され、
BIFET１はターンオフする。
る。図において１がBIFETであり、このBIFET
１のオン、オフにより直流電源２から負荷３に電
力を供給するようになつている。BIFET１をオ
ン、オフ制御するゲート信号発生回路は、
BIFET１のゲートに正の電圧を供給するゲート
電源４、負の電圧を供給するゲート電源５、制御
信号入力端子１０に入る制御信号を増幅するバイ
ポーラトランジスタ６〜９により構成される。こ
のゲート信号発生回路の制御信号入力端子１０に
正の信号を与えると、トランジスタ６及び７がオ
ンしてゲート電源４から正の電圧が出力端子１１
を介してBIFET１のゲートに供給され、BIFET
１はターンオンする。制御信号入力端子１０に負
の信号を入力すると、トランジスタ８及び９がオ
ンしてゲート電源５からの負の電圧が出力端子１
１を介してBIFET１のゲートに供給され、
BIFET１はターンオフする。
第５図はゲート電圧VGをパラメータとした
BIFETのドレイン電圧VD−ドレイン電流ID特性
の一例を示す。図示のようゲート電圧VGを高く
して駆動すると、オン電圧は抵くなり、BIFET
での電力損失を少なくできる。 ところが第４図
の回路で負荷３に短絡事故が発生した場合、
BIFET１のドレイン・ソース間の電圧は直流電
源２の電圧まで上昇する。この結果BIFET１で
の電力損失が過大となり、 BIFET１は破壊に至る。この様な負荷の事故
を考慮してゲート電圧を低くして駆動すると、第
５図から判るようにBIFET１のオン電圧が高く
なり、BIFET１のオン状態での電力損失が大き
くなるという問題がある。
BIFETのドレイン電圧VD−ドレイン電流ID特性
の一例を示す。図示のようゲート電圧VGを高く
して駆動すると、オン電圧は抵くなり、BIFET
での電力損失を少なくできる。 ところが第４図
の回路で負荷３に短絡事故が発生した場合、
BIFET１のドレイン・ソース間の電圧は直流電
源２の電圧まで上昇する。この結果BIFET１で
の電力損失が過大となり、 BIFET１は破壊に至る。この様な負荷の事故
を考慮してゲート電圧を低くして駆動すると、第
５図から判るようにBIFET１のオン電圧が高く
なり、BIFET１のオン状態での電力損失が大き
くなるという問題がある。
このような問題を解決するため、例えば第６図
に示すような過電流保護回路が考えられる。図の
ようにBIFET１のドレイン・ソース間には抵抗
１２，１３が直列接続されていて、抵抗１３の両
端でドレイン・ソース間電圧を検知している。ま
たBIFET１のゲート・ソース間には抵抗４１と
トランジスタ４２が直列に接続され、このトラン
ジスタ４２のゲートはツエナーダイオード４３を
介して抵抗１３の高電位側に接続されている。
BIFET１のゲートは抵抗４４を介してゲート信
号発生回路の出力端子１１に接続されている。
に示すような過電流保護回路が考えられる。図の
ようにBIFET１のドレイン・ソース間には抵抗
１２，１３が直列接続されていて、抵抗１３の両
端でドレイン・ソース間電圧を検知している。ま
たBIFET１のゲート・ソース間には抵抗４１と
トランジスタ４２が直列に接続され、このトラン
ジスタ４２のゲートはツエナーダイオード４３を
介して抵抗１３の高電位側に接続されている。
BIFET１のゲートは抵抗４４を介してゲート信
号発生回路の出力端子１１に接続されている。
この様な保護回路を備えた場合の動作は次の通
りである。負荷３に事故が発生してBIFET１に
過電流が流れると、BIFET１のオン電圧が上昇
する。この電圧は抵抗１２，１３により分圧さ
れ、抵抗１３の両端電圧がツエナーダイオード４
３のツエナー電圧値を超えるとトランジスタ４２
のベースに電流が流れる。これによりトランジス
タ４２がオンとなり、ゲート電源４から供給され
るゲート制御電圧は抵抗４１と４４により分圧さ
れて低下する。例えばゲート電源４の電圧を
15V、抵抗４１及び４４を共に50Ωとした場合、
正常動作している時はBIFET１のゲート電圧は
15Vであり、負荷３に短絡事故が発生した場合は
ゲート電圧が7.5Vまで低下して、BIFET１に流
れる電流を低下させることができる。一方、負荷
３が正常でBIFET１がターンオンする時、その
初期に数十ナノセカンドの遅延時間がある。この
ためBIFET１に正のゲート電圧が印加された時
点から数十ナノセカンドの間はBIFET１に直流
電源２の電圧が印加されている。この期間にはト
ランジスタ４２のベースに電流が流れ、従つて
BIFET１のゲート電圧は低い値となる。しかし
時間の経過と共にBIFET１のオン電圧は降下し
ていき、最終的に数Ｖまで低下する。この時抵抗
１３に発生している電圧がツエナー電圧値より低
くなると、トランジスタ４２はオフとなり、
BIFET１のゲート電圧はゲート電源４の電圧ま
で上昇し、BIFET１のオン電圧が十分に低くな
るまで駆動することができる。
りである。負荷３に事故が発生してBIFET１に
過電流が流れると、BIFET１のオン電圧が上昇
する。この電圧は抵抗１２，１３により分圧さ
れ、抵抗１３の両端電圧がツエナーダイオード４
３のツエナー電圧値を超えるとトランジスタ４２
のベースに電流が流れる。これによりトランジス
タ４２がオンとなり、ゲート電源４から供給され
るゲート制御電圧は抵抗４１と４４により分圧さ
れて低下する。例えばゲート電源４の電圧を
15V、抵抗４１及び４４を共に50Ωとした場合、
正常動作している時はBIFET１のゲート電圧は
15Vであり、負荷３に短絡事故が発生した場合は
ゲート電圧が7.5Vまで低下して、BIFET１に流
れる電流を低下させることができる。一方、負荷
３が正常でBIFET１がターンオンする時、その
初期に数十ナノセカンドの遅延時間がある。この
ためBIFET１に正のゲート電圧が印加された時
点から数十ナノセカンドの間はBIFET１に直流
電源２の電圧が印加されている。この期間にはト
ランジスタ４２のベースに電流が流れ、従つて
BIFET１のゲート電圧は低い値となる。しかし
時間の経過と共にBIFET１のオン電圧は降下し
ていき、最終的に数Ｖまで低下する。この時抵抗
１３に発生している電圧がツエナー電圧値より低
くなると、トランジスタ４２はオフとなり、
BIFET１のゲート電圧はゲート電源４の電圧ま
で上昇し、BIFET１のオン電圧が十分に低くな
るまで駆動することができる。
ここでBIFETに過電流が流れてBIFETが破壊
する時のBIFETの電流ID（max）とドレイン・ソ
ース間電圧VDの関係を第７図に示す。図におい
て斜線部がBIFETが破壊する領域である。図か
ら明らかなように、ID（max）はVDと反比例関係
にあり、特にBIFETを高電圧回路で使用する場
合には過電流をできるだけ小さくすることが重要
となる。そのためには、ゲート電圧をVth
（BIFETをオン状態にするための最小ゲート電
圧）以下として電流を切るか、またはVth＋3V
程度以下として実質的に流れる電流を十分小さく
することが必要である。
する時のBIFETの電流ID（max）とドレイン・ソ
ース間電圧VDの関係を第７図に示す。図におい
て斜線部がBIFETが破壊する領域である。図か
ら明らかなように、ID（max）はVDと反比例関係
にあり、特にBIFETを高電圧回路で使用する場
合には過電流をできるだけ小さくすることが重要
となる。そのためには、ゲート電圧をVth
（BIFETをオン状態にするための最小ゲート電
圧）以下として電流を切るか、またはVth＋3V
程度以下として実質的に流れる電流を十分小さく
することが必要である。
しかし第６図に示す従来の保護回路では、
BIFET１に過電流が流れた場合にゲート電圧が
Vthまたはそれ以下になるように抵抗４１，４４
を設定した時、次のような問題が生じる。第１
に、前述したようにBIFET１がターンオンする
初期においてBIFET１のドレイン・ソース間に
は直流電源２の電圧が印加されてトランジスタ４
２はオン状態となつており、この時BIFET１の
ゲート電圧はVth程度またはそれ以下となつてし
まう。この結果BIFET１はターンオンしなくな
るか、またはターンオン時間が極端に長くなる。
第２に、負荷３が事故を起こして保護回路が作動
した場合、BIFET１に流れていた過電流が急激
に減少するため、回路の浮遊インダクタンス成分
のためにBIFET１にかかる電圧が振動し、一時
的に抵抗１３に発生している電圧ツエナーダイオ
ード４３のツエナー電圧値より低くなる。このと
きトランジスタ４２はオフ状態となり、再び
BIFET１に高いゲート電圧がかかり過電流が流
れ出す。この繰返しによつてこの回路では発振現
象を引き起こす。
BIFET１に過電流が流れた場合にゲート電圧が
Vthまたはそれ以下になるように抵抗４１，４４
を設定した時、次のような問題が生じる。第１
に、前述したようにBIFET１がターンオンする
初期においてBIFET１のドレイン・ソース間に
は直流電源２の電圧が印加されてトランジスタ４
２はオン状態となつており、この時BIFET１の
ゲート電圧はVth程度またはそれ以下となつてし
まう。この結果BIFET１はターンオンしなくな
るか、またはターンオン時間が極端に長くなる。
第２に、負荷３が事故を起こして保護回路が作動
した場合、BIFET１に流れていた過電流が急激
に減少するため、回路の浮遊インダクタンス成分
のためにBIFET１にかかる電圧が振動し、一時
的に抵抗１３に発生している電圧ツエナーダイオ
ード４３のツエナー電圧値より低くなる。このと
きトランジスタ４２はオフ状態となり、再び
BIFET１に高いゲート電圧がかかり過電流が流
れ出す。この繰返しによつてこの回路では発振現
象を引き起こす。
本発明は上記した問題を解決した信頼性の高い
BIFETの過電流保護回路を提供することを目的
とする。
BIFETの過電流保護回路を提供することを目的
とする。
本発明に係わるBIFETの過電流保護回路は、
BIFETのゲートとソースとの間にサイリスタと
MOSFETの直列回路が接続され、前記BIFET
の、ドレイン、ソース間電圧が所定電圧を越えた
ことを検知して前記サイリスタのゲートにトリガ
信号を与えることにより、当該BIFETのゲート、
ソース間電圧を低下させる構成であること。
BIFETのゲートとソースとの間にサイリスタと
MOSFETの直列回路が接続され、前記BIFET
の、ドレイン、ソース間電圧が所定電圧を越えた
ことを検知して前記サイリスタのゲートにトリガ
信号を与えることにより、当該BIFETのゲート、
ソース間電圧を低下させる構成であること。
また、前記BIFETと前記MOSFETとにそれぞ
れ個別に抵抗を介してゲート制御信号を入力する
が、このとき前記MOSFETのゲートの容量と前
記対応する抵抗との充電時定数により前記
MOSFETが前記BIFETとターンオン期間内にオ
ンしないようにする構成である。
れ個別に抵抗を介してゲート制御信号を入力する
が、このとき前記MOSFETのゲートの容量と前
記対応する抵抗との充電時定数により前記
MOSFETが前記BIFETとターンオン期間内にオ
ンしないようにする構成である。
本発明による保護回路では、BIFETに過電流
が流れた時にそのゲート・ソース間を短絡する主
スイツチ素子としてサイリスタを用いている。サ
イリスタは一旦オンとなつた後はアノード・カソ
ード間に逆電圧がかからない限りオン状態に保た
れるから、一旦オフとなつたBIFETが浮遊イン
ダクタンスの影響で再びオンになるという
BIFET回路の発振現象は防止される。またサイ
リスタには直列にMOSFETが挿入されており、
そのゲートの浮遊キヤパシタと、そのゲートの
BIFETのゲート信号発生回路の出力端子の間に
設けられた抵抗により遅延回路が構成されてい
る。このため、オンゲート信号が入つたBIFET
のターンオン初期においてこのMOSFETがオン
になるまでには一定の遅れ時間がある。このた
め、BIFETのターンオン初期に過電流保護回路
が働いてBIFETがターンオンしないかまたはタ
ーンオンが遅れるという事態も防止される。従つ
て本発明によれば、信頼性の高いBIFETの過電
流保護回路が実現できる。
が流れた時にそのゲート・ソース間を短絡する主
スイツチ素子としてサイリスタを用いている。サ
イリスタは一旦オンとなつた後はアノード・カソ
ード間に逆電圧がかからない限りオン状態に保た
れるから、一旦オフとなつたBIFETが浮遊イン
ダクタンスの影響で再びオンになるという
BIFET回路の発振現象は防止される。またサイ
リスタには直列にMOSFETが挿入されており、
そのゲートの浮遊キヤパシタと、そのゲートの
BIFETのゲート信号発生回路の出力端子の間に
設けられた抵抗により遅延回路が構成されてい
る。このため、オンゲート信号が入つたBIFET
のターンオン初期においてこのMOSFETがオン
になるまでには一定の遅れ時間がある。このた
め、BIFETのターンオン初期に過電流保護回路
が働いてBIFETがターンオンしないかまたはタ
ーンオンが遅れるという事態も防止される。従つ
て本発明によれば、信頼性の高いBIFETの過電
流保護回路が実現できる。
以下本発明の実施例を説明する。
第１図は一実施例の回路構成を示す。第４図に
示す基本回路と対応する部分は第４図と同一符号
を付して詳細な説明は省略する。BIFET１のド
レイン・ソース間電圧を検知する電圧検知回路と
して、BIFET１のドレイン・ソース間に抵抗１
２，１３が直列接続されている。これは従来の第
６図と同じである。BIFET１に過電流が流れた
時にそのゲート・ソース間電圧を低下させる回路
として、そのゲート・ソース間にサイリスタ１４
とMOSFET１５の直列回路を設けている。サイ
リスタ１４のゲートはトリガ・ダイオードとして
のツエナーダイオード１６を介して電圧検知回路
の出力端子である抵抗１３の高電位側端子に接続
されている。BIFET１のゲートとゲート信号発
生回路の出力端子１１との間には抵抗１８が設け
られ、またMOSFET１５のゲートとゲート信号
発生回路の出力端子１１の間にも抵抗１９が設け
られている。抵抗１９とMOSFET１５のゲート
の浮遊キヤパシタとは遅延回路を構成している。
MOSFET１５のドレイン・ソース間には過電圧
防止用のツエナーダイオード１７が接続されてい
る。
示す基本回路と対応する部分は第４図と同一符号
を付して詳細な説明は省略する。BIFET１のド
レイン・ソース間電圧を検知する電圧検知回路と
して、BIFET１のドレイン・ソース間に抵抗１
２，１３が直列接続されている。これは従来の第
６図と同じである。BIFET１に過電流が流れた
時にそのゲート・ソース間電圧を低下させる回路
として、そのゲート・ソース間にサイリスタ１４
とMOSFET１５の直列回路を設けている。サイ
リスタ１４のゲートはトリガ・ダイオードとして
のツエナーダイオード１６を介して電圧検知回路
の出力端子である抵抗１３の高電位側端子に接続
されている。BIFET１のゲートとゲート信号発
生回路の出力端子１１との間には抵抗１８が設け
られ、またMOSFET１５のゲートとゲート信号
発生回路の出力端子１１の間にも抵抗１９が設け
られている。抵抗１９とMOSFET１５のゲート
の浮遊キヤパシタとは遅延回路を構成している。
MOSFET１５のドレイン・ソース間には過電圧
防止用のツエナーダイオード１７が接続されてい
る。
抵抗１９とMOSFET１５のゲートの浮遊キヤ
パシタによる遅延回路の時定数は、BIFET１が
ターンオンするまえにMOSFET１５がオンにな
らないように設定される。具体的には例えば、オ
ンゲート信号が入力されてBIFET１のドレイ
ン・ソース間電圧が10％以下になる迄は
MOSFET１５がオンすることがないように、そ
の時定数が設定される。
パシタによる遅延回路の時定数は、BIFET１が
ターンオンするまえにMOSFET１５がオンにな
らないように設定される。具体的には例えば、オ
ンゲート信号が入力されてBIFET１のドレイ
ン・ソース間電圧が10％以下になる迄は
MOSFET１５がオンすることがないように、そ
の時定数が設定される。
このように構成された保護回路において、ゲー
ト信号発生回路の制御信号入力端子１０に正の信
号が与えられてBIFET１がオン状態にあり、負
荷３が短絡事故を起こした場合を考える。このと
きBIFET１に過電流が流れ、BIFET１のオン電
圧が上昇して、この電圧は抵抗１２，１３により
分圧されて検知される。MOSFET１５はこのと
きゲート信号発生回路からのオンゲート信号によ
りオン状態にある。抵抗１３に発生する電圧がツ
エナーダイオード１６のツエナー電圧以上になる
とサイリスタ１４にゲート電流が流れてサイリス
タ１４がターンオンする。サイリスタ１４がオン
状態になると、BIFET１のゲート・ソース間電
圧はサイリスタ１４のオン電圧とMOSFET１５
のオン電圧の和となる。この値は2V以下とする
ことが容易である。BIFET１Vthは5V程度であ
るから、BIFET１に過電流が流れた時そのゲー
ト・ソース間電圧をVth以下として、過電流を完
全に遮断することができる。そしてサイリスタ１
４は一旦オンになると、アノードが正電位である
限りオン状態に保たれるから、BIFET１の過電
流が急激に減少して電圧が振動し、サイリスタ１
４のゲート電圧が低下しても、BIFET１のゲー
ト・ソース間電圧はVth以下に保たれ、BIFET
１に再び過電流が流れ出すことはない。
ト信号発生回路の制御信号入力端子１０に正の信
号が与えられてBIFET１がオン状態にあり、負
荷３が短絡事故を起こした場合を考える。このと
きBIFET１に過電流が流れ、BIFET１のオン電
圧が上昇して、この電圧は抵抗１２，１３により
分圧されて検知される。MOSFET１５はこのと
きゲート信号発生回路からのオンゲート信号によ
りオン状態にある。抵抗１３に発生する電圧がツ
エナーダイオード１６のツエナー電圧以上になる
とサイリスタ１４にゲート電流が流れてサイリス
タ１４がターンオンする。サイリスタ１４がオン
状態になると、BIFET１のゲート・ソース間電
圧はサイリスタ１４のオン電圧とMOSFET１５
のオン電圧の和となる。この値は2V以下とする
ことが容易である。BIFET１Vthは5V程度であ
るから、BIFET１に過電流が流れた時そのゲー
ト・ソース間電圧をVth以下として、過電流を完
全に遮断することができる。そしてサイリスタ１
４は一旦オンになると、アノードが正電位である
限りオン状態に保たれるから、BIFET１の過電
流が急激に減少して電圧が振動し、サイリスタ１
４のゲート電圧が低下しても、BIFET１のゲー
ト・ソース間電圧はVth以下に保たれ、BIFET
１に再び過電流が流れ出すことはない。
次にBIFET１のターンオン初期の動作を説明
する。ゲート信号発生回路の制御入力端子１０に
正の制御信号が与えられると、出力端子１１から
正のオンゲート信号が抵抗１８を介してBIFET
１のゲートに印加される。これと同時にオンゲー
ト信号は抵抗１９を介してMOSFET１５のゲー
トにも印加される。このときMOSFET１５のゲ
ート電圧は抵抗１９とゲート浮遊キヤパシタの充
電時定数によつて上昇し、これがそのVthに達し
た時にMOSFET１５がオンする。ここで本実施
例ではこのMOSFET１５がオンするまでの時間
がBIFET１のターンオン遅れ時間より長くなる
ように設定されており、BIFET１のターンオン
初期のオン電圧が高い間はサイリスタ１４がオフ
状態に保たれる。従つてBIFET１のゲートに高
いオンゲート信号が供給される。時間の経過と共
にMOSFET１５はオン状態になるが、このとき
BIFET１のオン電圧は十分低くなつており、サ
イリスタ１４がオンすることはない。従つて本実
施例の過電流保護回路では、BIFET１に過電流
が流れる時以外はBIFET１に高いゲート電圧を
供給することができ、BIFET１のターンオンの
失敗やターンオンの遅れを防止することができ
る。
する。ゲート信号発生回路の制御入力端子１０に
正の制御信号が与えられると、出力端子１１から
正のオンゲート信号が抵抗１８を介してBIFET
１のゲートに印加される。これと同時にオンゲー
ト信号は抵抗１９を介してMOSFET１５のゲー
トにも印加される。このときMOSFET１５のゲ
ート電圧は抵抗１９とゲート浮遊キヤパシタの充
電時定数によつて上昇し、これがそのVthに達し
た時にMOSFET１５がオンする。ここで本実施
例ではこのMOSFET１５がオンするまでの時間
がBIFET１のターンオン遅れ時間より長くなる
ように設定されており、BIFET１のターンオン
初期のオン電圧が高い間はサイリスタ１４がオフ
状態に保たれる。従つてBIFET１のゲートに高
いオンゲート信号が供給される。時間の経過と共
にMOSFET１５はオン状態になるが、このとき
BIFET１のオン電圧は十分低くなつており、サ
イリスタ１４がオンすることはない。従つて本実
施例の過電流保護回路では、BIFET１に過電流
が流れる時以外はBIFET１に高いゲート電圧を
供給することができ、BIFET１のターンオンの
失敗やターンオンの遅れを防止することができ
る。
第２図は第１図の実施例の回路を改良した実施
例の回路構成を示す。先の実施例ではBIFET１
に過電流が流れてから過電流を遮断するまで多少
時間を要する。この時間はサイリスタ１４がター
ンオンするまでの時間で決定され、通常２〜3μs
である。この期間にBIFET１には過電流が流れ、
これによりBIFET１が破壊する虞れがある。本
実施例ではこの点が改善されている。即ち第１図
の保護回路に加えて、BIFET１のゲート・ソー
ス間のバイポーラトランジスタ２０とMOSFET
２１の直列回路が設けられている。BIFET１の
ドレイン・ソース間には新たに電圧検知回路とし
ての抵抗２４，２５の直列回路が設けられてい
る。トランジスタ２０のベースはツエナーダイオ
ード２２を介して抵抗２５の高電位側端子に接続
されている。MOSFET２１のゲートは
MOSFET１５のゲートと共通に抵抗１９を介し
て出力端子１１に接続されている。また
MOSFET２１のドレイン・ソース間には過電圧
防止用のツエナーダイオード２３が接続されてい
る。
例の回路構成を示す。先の実施例ではBIFET１
に過電流が流れてから過電流を遮断するまで多少
時間を要する。この時間はサイリスタ１４がター
ンオンするまでの時間で決定され、通常２〜3μs
である。この期間にBIFET１には過電流が流れ、
これによりBIFET１が破壊する虞れがある。本
実施例ではこの点が改善されている。即ち第１図
の保護回路に加えて、BIFET１のゲート・ソー
ス間のバイポーラトランジスタ２０とMOSFET
２１の直列回路が設けられている。BIFET１の
ドレイン・ソース間には新たに電圧検知回路とし
ての抵抗２４，２５の直列回路が設けられてい
る。トランジスタ２０のベースはツエナーダイオ
ード２２を介して抵抗２５の高電位側端子に接続
されている。MOSFET２１のゲートは
MOSFET１５のゲートと共通に抵抗１９を介し
て出力端子１１に接続されている。また
MOSFET２１のドレイン・ソース間には過電圧
防止用のツエナーダイオード２３が接続されてい
る。
このように構成された回路で負荷３に短絡事故
が発生した場合、前述のようなBIFET１に過電
流が流れそのオン電圧が上昇する。そうすると、
電圧検知回路の抵抗１３および２５の端子電圧が
上昇し、これらの電圧がそれぞれツエナーダイオ
ード１６及び２２のツエナー電圧値を超えると、
サイリスタ１４のゲート及びトランジスタ２０の
ベースに電流が流れる。このときサイリスタ１４
は前述のように２〜3μsのトーンオン時間がある
が、この間にトランジスタ２０の方がオン状態と
なる。即ちBIFET１のゲート・ソース間電圧は
トランジスタ２０のオン電圧とMOSFET２１の
オン電圧の和まで低下し、これによりBIFET１
の過電流が遮断される。過電流が遮断された時前
述のようにBIFET１ドレイン・ソース間電圧が
振動を起こす可能性があるが、過電流が流れ始め
て２〜3μs後にはサイリスタ１４が完全にオン状
態となるため、BIFET１のゲート電圧はVth以
下に保たれて過電流の再流出は防止される。
が発生した場合、前述のようなBIFET１に過電
流が流れそのオン電圧が上昇する。そうすると、
電圧検知回路の抵抗１３および２５の端子電圧が
上昇し、これらの電圧がそれぞれツエナーダイオ
ード１６及び２２のツエナー電圧値を超えると、
サイリスタ１４のゲート及びトランジスタ２０の
ベースに電流が流れる。このときサイリスタ１４
は前述のように２〜3μsのトーンオン時間がある
が、この間にトランジスタ２０の方がオン状態と
なる。即ちBIFET１のゲート・ソース間電圧は
トランジスタ２０のオン電圧とMOSFET２１の
オン電圧の和まで低下し、これによりBIFET１
の過電流が遮断される。過電流が遮断された時前
述のようにBIFET１ドレイン・ソース間電圧が
振動を起こす可能性があるが、過電流が流れ始め
て２〜3μs後にはサイリスタ１４が完全にオン状
態となるため、BIFET１のゲート電圧はVth以
下に保たれて過電流の再流出は防止される。
このように本実施例の回路では、先の実施例の
回路に比べて更に効果的にBIFET１を過電流か
ら保護することができる。
回路に比べて更に効果的にBIFET１を過電流か
ら保護することができる。
第３図は、第１図の回路においてBIFET１に
過電流が流れてそのゲート電圧が低下した時、こ
れを検出してゲート信号発生回路の動作を制御す
るようにした実施例である。図において３１はホ
トカプラであり、その発光素子をサイリスタ１４
と直列に挿入し、受光素子側に抵抗３２を接続し
て、サイリスタ１４及びMOSFET１５がオンし
たことを検出するように構成されている。この抵
抗３２の端子電圧は波形整形回路３３、フリツプ
フロツプ３４を介してANDゲート３６の一つの
入力端子に入力される。ANDゲートの他の入力
端子３７には“１”，“０”の制御信号が入力され
るようになつている。３８はANDゲート３６の
出力を正、負の信号に変換するレベル変換回路で
あり、その出力端子がゲート信号発生回路の制御
入力端子１０に接続されている。
過電流が流れてそのゲート電圧が低下した時、こ
れを検出してゲート信号発生回路の動作を制御す
るようにした実施例である。図において３１はホ
トカプラであり、その発光素子をサイリスタ１４
と直列に挿入し、受光素子側に抵抗３２を接続し
て、サイリスタ１４及びMOSFET１５がオンし
たことを検出するように構成されている。この抵
抗３２の端子電圧は波形整形回路３３、フリツプ
フロツプ３４を介してANDゲート３６の一つの
入力端子に入力される。ANDゲートの他の入力
端子３７には“１”，“０”の制御信号が入力され
るようになつている。３８はANDゲート３６の
出力を正、負の信号に変換するレベル変換回路で
あり、その出力端子がゲート信号発生回路の制御
入力端子１０に接続されている。
このように構成された回路の正常動作について
説明する。フリツプフロツプ３４のリセツト端子
３５には、フリツプフロツプ３４の出力が常に
“１”になるように信号与えられる。一方、AND
ゲート３６の制御入力端子３７にはBIFET１を
オンまたはオフするために“１”または“０”信
号が入力される。このときANDゲート３６の出
力は制御入力端子３７に与えた信号と同じにな
り、これがレベル変換回路３８で正または負の信
号に変換されてゲート信号発生回路の制御信号入
力端子１０に供給される。この結果BIFET１の
ゲートには出力端子１１から正のオンゲート信号
または負のオフゲート信号が供給される。
説明する。フリツプフロツプ３４のリセツト端子
３５には、フリツプフロツプ３４の出力が常に
“１”になるように信号与えられる。一方、AND
ゲート３６の制御入力端子３７にはBIFET１を
オンまたはオフするために“１”または“０”信
号が入力される。このときANDゲート３６の出
力は制御入力端子３７に与えた信号と同じにな
り、これがレベル変換回路３８で正または負の信
号に変換されてゲート信号発生回路の制御信号入
力端子１０に供給される。この結果BIFET１の
ゲートには出力端子１１から正のオンゲート信号
または負のオフゲート信号が供給される。
次にBIFET１に過電流が流れた場合の動作を
説明する。BIFET１に過電流が流れるとサイリ
スタ１４がオンとなり、BIFET１のゲート電圧
が低下する。このときサイリスタ１４と直列に接
続されたホトカプラ３１の発光素子側に電流が流
れて抵抗３２の端子電圧が上昇する。この電圧は
波形整形回路３３で所定の論理レベル信号に変換
され、フリツプフロツプ３４に入力される。これ
によりフリツプフロツプ３４の出力は反転して
“０”となり、この結果ANDゲート３６の出力も
“０”となり、ゲート信号発生回路の制御入力端
子１０には負電圧が与えられて、BIFET１への
ゲート信号の供給は停止する。
説明する。BIFET１に過電流が流れるとサイリ
スタ１４がオンとなり、BIFET１のゲート電圧
が低下する。このときサイリスタ１４と直列に接
続されたホトカプラ３１の発光素子側に電流が流
れて抵抗３２の端子電圧が上昇する。この電圧は
波形整形回路３３で所定の論理レベル信号に変換
され、フリツプフロツプ３４に入力される。これ
によりフリツプフロツプ３４の出力は反転して
“０”となり、この結果ANDゲート３６の出力も
“０”となり、ゲート信号発生回路の制御入力端
子１０には負電圧が与えられて、BIFET１への
ゲート信号の供給は停止する。
こうして本実施例の回路では、BIFETの過電
流保護だけでなく、過電流が流れた時にゲート信
号発生回路を停止させる自動制御も行われる。
流保護だけでなく、過電流が流れた時にゲート信
号発生回路を停止させる自動制御も行われる。
この第３図に示したゲート信号発生回路を自動
制御する回路は、第２図の実施例の回路にも同様
に適用することが可能である。
制御する回路は、第２図の実施例の回路にも同様
に適用することが可能である。
第１図は本発明の一実施例のBIFET回路構成
を示す図、第２図は他の実施例のBIFET回路構
成を示す図、第３図は更に他の実施例のBIFET
回路構成を示す図、第４図はBIFET回路基本構
成を示す図、第５図はBIFETの電圧−電流特性
例を示す図、第６図は従来の過電流保護回路を備
えた回路構成を示す図、第７図はBIFETの危険
動作領域を示す図である。 １……BIFET、２……直流電源、３……負荷、
４，５……ゲート電源、６〜９……トランジス
タ、１０……制御信号入力端子、１１……ゲート
信号出力端子、１２，１３……抵抗（電圧検知回
路）、１４……サイリスタ、１５……MOSFET、
１６，１７……ツエナーダイオード、１８，１９
……抵抗。
を示す図、第２図は他の実施例のBIFET回路構
成を示す図、第３図は更に他の実施例のBIFET
回路構成を示す図、第４図はBIFET回路基本構
成を示す図、第５図はBIFETの電圧−電流特性
例を示す図、第６図は従来の過電流保護回路を備
えた回路構成を示す図、第７図はBIFETの危険
動作領域を示す図である。 １……BIFET、２……直流電源、３……負荷、
４，５……ゲート電源、６〜９……トランジス
タ、１０……制御信号入力端子、１１……ゲート
信号出力端子、１２，１３……抵抗（電圧検知回
路）、１４……サイリスタ、１５……MOSFET、
１６，１７……ツエナーダイオード、１８，１９
……抵抗。
Claims (1)
- 【特許請求の範囲】 １ アノードが導電変調型MOSFET１のゲート
に接続され、カソードがMOSFET１５を介して
前記導電変調型MOSFET１のソースに接続さ
れ、前記導電変調型MOSFET１のドレイン、ソ
ース間電圧が所定電圧を越えたときトリガされる
サイリスタ１４を設け、前記導電変調型
MOSFET１および前記MOSFET１５のゲート
にそれぞれ入力抵抗１８，１９を介してゲート制
御信号を入力し、前記MOSFET１５のゲート容
量と前記入力抵抗１９による充電時定数により前
記導電変調型MOSFET１のターンオン期間内に
前記MOSFET１５がオンしないようにしたこと
を特徴とする導電変調型MOSFETの過電流保護
回路。 ２ アノードが導電変調型MOSFET１のゲート
に接続され、カソードがMOSFET１５を介して
前記導電変調型MOSFET１のソースに接続さ
れ、前記導電変調型MOSFET１のドレイン、ソ
ース間電圧が所定電圧を越えたときトリガされる
サイリスタ１４と、一端が前記導電変調型
MOSFET１のゲートに接続され、他端が
MOSFET２１を介して前記導電変調型
MOSFET１のソースに接続され、前記導電変調
型MOSFET１のドレイン、ソース間電圧が前記
所定電圧を越えたときオンするトランジスタ２０
とを設け、前記導電変調型MOSFET１および前
記MOSFET１５，２１のゲートにそれぞれ入力
抵抗１８，１９を介してゲート制御信号を入力
し、前記MOSFET１５，２１のゲートの容量と
前記入力抵抗１９による充電時定数により前記導
電変調型MOSFET１のターンオン期間内に前記
MOSFET１５，２１がオンしないようにしたこ
とを特徴とする導電変調型MOSFETの過電流保
護回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103311A JPS61261920A (ja) | 1985-05-15 | 1985-05-15 | 導電変調型ｍｏｓｆｅｔの過電流保護回路 |
| CN86103419.8A CN1004184B (zh) | 1985-05-15 | 1986-05-14 | 导电率调制型mos场效应管的过电流保护电路 |
| US06/863,515 US4719531A (en) | 1985-05-15 | 1986-05-15 | Overcurrent protective circuit for modulated-conductivity type MOSFET |
| EP86303716A EP0206505B1 (en) | 1985-05-15 | 1986-05-15 | An overcurrent protective circuit for modulated-conductivity type mosfet |
| DE8686303716T DE3672910D1 (de) | 1985-05-15 | 1986-05-15 | Ueberstromschutzschaltung fuer mosfet mit leitfaehigkeitsmodulation. |
| KR1019860003830A KR900006046B1 (ko) | 1985-05-15 | 1986-05-15 | 도전변조형 mosfet의 과전류보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103311A JPS61261920A (ja) | 1985-05-15 | 1985-05-15 | 導電変調型ｍｏｓｆｅｔの過電流保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61261920A JPS61261920A (ja) | 1986-11-20 |
| JPH051652B2 true JPH051652B2 (ja) | 1993-01-08 |
Family
ID=14350664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103311A Granted JPS61261920A (ja) | 1985-05-15 | 1985-05-15 | 導電変調型ｍｏｓｆｅｔの過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61261920A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756937B2 (ja) * | 1988-01-18 | 1995-06-14 | 富士電機株式会社 | 絶縁ゲート素子の駆動回路 |
| JPH01131232U (ja) * | 1988-02-29 | 1989-09-06 | ||
| US5006949A (en) * | 1990-04-30 | 1991-04-09 | Teledyne Industries, Inc. | Temperature compensated overload trip level solid state relay |
| JPH0767073B2 (ja) * | 1992-09-24 | 1995-07-19 | 富士電機株式会社 | 絶縁ゲート素子の駆動回路 |
| JP3241279B2 (ja) | 1996-11-14 | 2001-12-25 | 株式会社日立製作所 | 保護機能付きスイッチ回路 |
| JP3656412B2 (ja) | 1998-07-03 | 2005-06-08 | 株式会社日立製作所 | 車両用電力制御装置 |
| JP3684866B2 (ja) | 1998-10-16 | 2005-08-17 | 株式会社日立製作所 | 導通，遮断制御装置 |
| JP5423951B2 (ja) * | 2009-02-23 | 2014-02-19 | 三菱電機株式会社 | 半導体装置 |
| JP5562781B2 (ja) * | 2010-09-21 | 2014-07-30 | ラピスセミコンダクタ株式会社 | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
-
1985
- 1985-05-15 JP JP60103311A patent/JPS61261920A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61261920A (ja) | 1986-11-20 |
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