JPH0496843A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ 命令用またはデータ用のキャッシュメモリを内蔵するデ
ータプロセッサに係わり、特に、該キャッシュメモリの
タグ部に対するセットアドレスフィールドを動的に管理
する技術に関し、セットアドレスフィールドの設定の最
適化を図り、ひいてはキャツシュヒツト率を高め、命令
実行処理の高速化を図ることを目的とし、前記キャッシ
ュメモリがアクセスデータおよび該データの物理アドレ
スをそれぞれ記憶するデータ部およびタグ部と該アドレ
スおよびデータの対が有効であるか否かを示すバリッド
ビットを有し且つ主記憶上のデータのコピーを管理する
機能を有し、前記タグ部のセットアドレスとするアクセ
スアドレスフィールドを内部アドレスバス上の全アドレ
スフィールドにおいて移動させるセットアドレスフィー
ルド可変手段を具備するように構成する。

〔産業上の利用分野〕

本発明は、命令用またはデータ用のキャッシュメモリを
内蔵するデータプロセッサに係わり、特に、該キャッシ
ュメモリのタグ部に対するセットアドレスフィールドを
動的に管理する技術に関する。本発明のキャッシュメモ
リ内蔵データプロセッサは、大規模なデータ処理を行う
ＶＬＳ　Ｉマイクロプロセッサ、スーパーコンピュータ
等のデータ処理システムに適用され得る。

〔従来の技術、および発明が解決しようとする課題〕

現在までのキャッシュデータ管理方式には、セット・ア
ソシアティブ方式が最も多く用いられ、キャッシュメモ
リのタグ部に対するセットアドレスフィールドは完全に
固定的であった。

そのため、物理空間の特定領域に対するデータのヒント
率は非常に高いが、そのセントアドレスフィールドが同
一になるような命令またはデータの配列を持つプログラ
ムの実行に関しては、キャツシュヒツト率が著しく低下
すると考えられる。

また、物理空間の拡大化や膨大な処理時間を要する巨大
なプログラム実行環境において、極めて不利なものとな
ることが考えられる。

そこで、このセントアドレスフィールドを動的に管理す
ることができれば、セントアドレスフィールドが同一に
なるような命令またはデータの配列を持つプログラムを
実行する場合でも、キャッシュヒット率の低下を防止す
ることができるものと想定される。

本発明は、かかる従来技術における課題に鑑み制作され
たもので、セットアドレスフィールドの設定の最適化を
図り、ひいてはキャツシュヒツト率を高め、命令実行処
理の高速化を図ることができるキャッシュメモリ制御方
式を提供することを目的としている。

〔課題を解決するための手段〕

上記課題を解決するため、本発明によれば、命令用また
はデータ用のキャッシュメモリを内蔵するデータプロセ
ッサにおいて、前記キャンシュメモリがアクセスデータ
および該データの物理アドレスをそれぞれ記憶するデー
タ部およびタグ部と該アドレスおよびデータの対が有効
であるか否かを示すハリノドビットを有し且つ主記憶上
のデータのコピーを管理する機能を有し、前記タグ部の
セットアドレスとするアクセスアドレスフィールドを内
部アドレスバス上の全アドレスフィールドにおいて移動
させる七ノドアドレスフィールド可変手段を具備し、そ
れによってキャッシュメモリのタグ部に対するセットア
ドレスフィールドを動的に管理することを特徴とするキ
ャンシュメモリ制御方式が提供される。

Ｃ作用〕 上述した構成によれば、キャンシュメモリのタグ部に対
するセットアドレスフィールドは動的に管理されている
ので、セットアドレスフィールドを最適に設定すること
が可能となる。従って、例えばセントアドレスフィール
ドが同一になるような命令またはデータの配列を持つプ
ログラムを実行する場合でも、ヒント率を低下させるこ
となくキャッシュメモリを制御することができる。これ
は、データプロセッサによる命令実行処理の高速化に寄
与する。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例］ 第１図には本発明の一実施例としてのキャッシュメモリ
内蔵データプロセッサの構成が一部模式％式％ 同図において、１０はキャッシュメモリを示し、２つの
データエントリ領域−ＡＹＯ，ＷＡＹＩ（それぞれ６４
エントリ）に分割され、それぞれ、アクセスデータを記
憶するためのデータ部ＤＰと、該データの物理アドレス
を登録（記憶）するためのタグ部ＴＧと、該アドレスお
よびデータの対が有効であるか否かを示すバリッドビッ
トＶＢとから構成されている。

１１は内部アドレスバス、１２は内部アドレスバス１１
上の全アドレスフィールドをイメージ的に表したアクセ
スアドレス（物理アドレス）を示す。なお、ＳＡＦはキ
ャッシュメモリ１０のタグ部ＴＧに対するセットアドレ
スフィールド、ＰＡＬ、ＰＡ２は該セットアドレスフィ
ールド以外の物理アドレスを示す。

１３はセットアドレスフィールドＳＡＦの物理アドレス
を解読するデコーダ（ＤＥＣ）、１４はセットアドレス
フィールド以外の物理アドレスＦＡＩ、ＰＡ２を随時連
結し、タグ部ＴＧへの登録を行う連結器、１５、１６は
それぞれエントリ多頁域−へＹＯ，ＷＡＹＩにおけるタ
グ部ＴＧの登録アドレスと連結器１４の出力アドレス（
つまりセットアドレスフィールド以外の物理アドレス）
ヲ比較するコンパレータ（ＣＭＰ）、１７、１８はそれ
ぞれコンパレータ１５．１６の出力と対応するエントリ
領域讐へＹＯ，１ＩＩＡＹＩにおけるパリ・ンドビット
ＶＢに応答するアンドゲート、１９はアンドゲート１７
．１Ｂの出力に応答してヒツト／ミス指示信号Ｈ／Ｍを
出力するオアゲート、２０．２１はそれぞれアンドゲー
ト１７，１８の出力に基づいて対応するエントリ領域−
ＡＹＯ，ＷへＹ１のデータ部ＤＰからのデータを内部デ
ータバス２２に伝達するトライステートバッファを示す
。

また、２３はヒント／ミス指示信号Ｈ／Ｍに基づいて内
部キャッシュのヒツト回数を計数するヒツト回数カウン
タ、２４はアクセス要求信号ＡＲＥＱに基づいてアクセ
ス要求回数を計数するアクセス要求回数カウンタを示す
。カウンタ２４は、現在のカウント値を出力すると共に
、カウント最大値ＭＡＸに達した時にその旨を指示する
信号ＭＸＣを出力する。

なお、カウンタ２３，２４の双方共、クリア信号ＣＬＲ
によりＯにリセットされる。さらに、２５はヒツト回数
カウンタ２３のカウント値とアクセス要求回数カウンタ
２４のカウント値を比較してキャツシュヒツト率指示信
号ＲＴＯを出力するコンパレータ（ＣＭＰ）、２６はコ
ンパレータ２５から出力されたキャツシュヒツト率の指
示情報を一時的に格納する管理用レジスタ（ＲＥＧ）を
示す。

２７はセットアドレスフィールド最適化およびキャッシ
ュ制御部であって、管理用レジスタ２６の内容を参照し
てポインタ信号Ｓ、。を制御し、それによってキャッシ
ュメモリ１０のタグ部ＴＧに対するセットアドレスフィ
ールドＳＡＦを時分割で切り換えると共に、最終的に最
も高いヒツト率を検出したアクセスアドレスフィールド
に上記タグ部のセットアドレスを再設定する機能を有し
ている。また、セットアドレスフィールド最適化および
キャッシュ制御部２７は、アクセス要求回数カウンタ２
４からのカウント最大値指示信号ＭＸＣに応答して、ヒ
ツト回数カウンタ２３およびアクセス要求回数カウンタ
２４に上記クリア信号ＣＬＲを供給すると共に、パージ
信号５ＰＩＩを出力し、それによってキャッシュメモリ
１０内の当該アクセスアドレスに対応するバリッドピン
トＶＢを無効化する機能を有している。

チップ内にはさらに、命令の解読から実行までを行う命
令制御部２８と、該命令制御部からのアクセス要求信号
ＡＲＥＱＩを受けて応答信号ＡＣに１を返すと共に上記
ヒツト／ミス指示信号Ｈ／Ｍを受けてアクセス要求回数
カウンタ２４に対しアクセス要求信号ＡＲＥＱを供給す
る記憶制御部２９と、該記憶制御部と外部のアドレスバ
ス３１およびデータバス３２の間に接続され、該記憶制
御部からのアクセス要求信号ＡＲＥＱ２を受けて応答信
号ＡＣＫ２を返すバス制御部３０とが設けられている。

第２図に以上説明した各構成要素の動作および各信号の
動作タイミングの一例が示される。

このように本実施例のキャッシュメモリ制御方式によれ
ば、タグ部ＴＧに対するセットアドレスフィールドＳＡ
Ｆを時分割で切り換え、記憶制御部２９からのアクセス
要求信号ＡＲＥＱに基づくアクセス要求回数と検出され
たヒツト／ミス指示信号Ｈ／Ｈに基づくヒツト回数とを
比較してキャツシュヒツト率を検出し、該検出結果に基
づき、最終的に最も高いヒツト率を検出したアクセスア
ドレスフィールドに上記タグ部ＴＧのセットアドレスを
再設定するようにしている。

つまり、セットアドレスフィールドＳＡＦを動的に管理
することにより個々のアクセスヒツト率をリアルタイム
で検出し、それによってセットアドレスフィールドの設
定の最適化を行い、キャツシュヒツト率を高めている。

これは、データプロセッサ全体としての命令実行処理の
高速化に寄与するものである。

上述した実施例ではセ・ントアドレスフィールド最適化
およびキャッシュ制御部２７はコンパレータ２５により
検出されたキャツシュヒツト率指示信号ＲＴＯに基づい
てキャッシュメモリ１０のタグ部ＴＧに対するセットア
ドレスフィールドＳＡＦを動的に管理するように構成し
たが、該セットアドレスフィールドを移動させるための
構成はそれに限定されない。

例えば第３図に示されるように、セットアドレスフィー
ルド設定およびキャッシュ制御部２７ａを、内部アドレ
スバス１１に対するチップ外部からのビット数切り換え
（３２ビツト／６４ビツト）のための制御信号？ｌ０Ｄ
Ｅにより機能させ、それによってキャッシュメモリ１０
のタグ部ＴＧに対するセットアドレスフィールドＳＡＦ
を切り換えるように構成してもよい。なお、第３図にお
いて、第１図に用いられている符号と同じ符号は同等の
構成要素を表しているので、その説明は省略する。

〔発明の効果］ 以上説明したように本発明によれば、キャッシュメモリ
のタグ部に対するセットアドレスを最適に設定すること
が可能となり、ひいてはキャッシュヒット率を高め、命
令実行処理の高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのキャッシュメモリ内
蔵データプロセッサの構成を一部模式的に示したブロッ
ク図、 第２図は第１図のプロセッサの動作タイミング図、 第３図は本発明の他の実施例としてのキャッシュメモリ
内蔵データプロセッサの構成を一部模式的に示したブロ
ック図、 である。 （符号の説明） １０・・・キャッシュメモリ、１１・・・内部アドレス
バス、１２・・・物理アドレス、１３・・・デコーダ（
ＤＥＣ）、１４　・・・連結器、１５．１６−コンパレ
ータ（ＣＭＰ）、１７、１８・・・アンドゲート、１９
・・・オアゲート、２０．２１・・・トライステートハ
ンファ、２２・・・内部データバス、２３・・・ヒント
回数カウンタ、２４・・・アクセス要求回数カウンタ、
２５・・・コンパレータ（ＣＭＰ）、２６・・・管理用
レジスタ（ＲＥＧ）、２７・・・セットアドレスフィー
ルド最適化およびキャッシュ制御部、２７ａ・・・セッ
トアドレスフィールド設定およびキャッシュ制御部、２
８・・・命令制御部、２９・・・記憶制御部、３０・・
・バス制御部、３１・・・外部アドレスバス、３２・・
・外部データバス、ＴＧ・・・タグ部、ＤＰ・・・デー
タ部、νＢ・・・バリンドピット、ＳＡＦ・・・セット
アドレスフィールド、）Ｉ／？Ｉ・・・ヒツト／ミス指
示信号、ＲＴＯ・・・キャツシュヒツト率指示信号、Ａ
ＲＥＱ・・・アクセス要求信号、Ｓ、。・・・ポインタ
信号、ＳＰＲ”。 パージ信号、ＭＯＤＥ・・・ビット数切り換え制御信号
。

Claims (1)

1. 【特許請求の範囲】 １、命令用またはデータ用のキャッシュメモリ（１０）
   を内蔵するデータプロセッサにおいて、前記キャッシュ
   メモリがアクセスデータおよび該データの物理アドレス
   をそれぞれ記憶するデータ部（ＤＰ）およびタグ部（Ｔ
   Ｇ）と該アドレスおよびデータの対が有効であるか否か
   を示すバリッドビット（ＶＢ）を有し且つ主記憶上のデ
   ータのコピーを管理する機能を有し、 前記タグ部のセットアドレスとするアクセスアドレスフ
   ィールド（ＳＡＦ）を内部アドレスバス（１１）上の全
   アドレスフィールド（１２）において移動させるセット
   アドレスフィールド可変手段（２７、２７ａ）を具備し
   、それによってキャッシュメモリのタグ部に対するセッ
   トアドレスフィールドを動的に管理することを特徴とす
   るキャッシュメモリ制御方式。 ２、前記キャッシュメモリのバリッドビットの情報に基
   づいて命令実行制御部（２８、２９、３０）からのアク
   セス要求回数に対するキャッシュヒット率を検出する手
   段（１５〜１９、２３〜２５）を更に具備し、前記セッ
   トアドレスフィールド可変手段（２７）は、前記検出さ
   れたキャッシュヒット率の結果（２６）に基づき、前記
   タグ部のセットアドレスとするアクセスアドレスフィー
   ルドを時分割で切り換えると共に、最終的に最も高いヒ
   ット率を検出したアクセスアドレスフィールドに前記タ
   グ部のセットアドレスを再設定することを特徴とする請
   求項１に記載のキャッシュメモリ制御方式。 ３、前記セットアドレスフィールド可変手段（２７ａ）
   は、前記内部アドレスバスに対する外部からのビット数
   切り換え制御信号（ＭＯＤＥ）に基づき、前記タグ部の
   セットアドレスとするアクセスアドレスフィールドを切
   り換えることを特徴とする請求項１に記載のキャッシュ
   メモリ制御方式。